| Titre : | Contrôle de Performance de Circuits Analogiques après la Mise en Boîtier | | Type de document : | texte imprimé | | Auteurs : | S. LAVILLE, Auteur | | Année de publication : | 2002 | | Langues : | Français (fre) | | Tags : | CIRCUIT ANALOGIQUE PERFORMANCE PRECISION CIRCUIT ANALOGIQUE PERFORMANCES PRECISION AJUSTEMENT APRES ASSEMBLAGE TRANSISTOR "SNAP-BACK" POST PACKAGING TRIMMING TECHNIQUE ON ANALOG CIRCUITS ANALOG CIRCUIT PERFORMANCES ACCURACY TRIMMING AFTER PACKAGING SNAP-BACK TRANSISTOR | | Index. décimale : | THE Thèses de doctorat | | Résumé : | Le contrôle des performances des structures analogiques constitue un objectif de conception majeur. L'évolution des technologies et la diminution résultante des tensions d'alimentation rend ce contrôle de plus en plus délicat. L'objectif de cette thèse est de proposer un nouveau système d'ajustement des performances des circuits analogiques après la mise en boîtier sans l'utilisation de broche dédiée. Après avoir situé le travail dans son contexte, nous avons, dans le chapitre II, présenté l'état de l'art des techniques utilisées à ce jour et proposé un nouveau concept d'ajustement après la mise en boîtier. Dans le chapitre III, nous avons caractérisé un nouveau composant claquable, le transistor NMOS "snap-back". Nous avons en premier lieu défini ces modes de fonctionnement. Ensuite, la validation a été effectuée sur ce composant dans une technologie BiCMOS 0.7mm. Nous avons développé deux systèmes d'ajustement des performances adaptés aux brochages des circuits considérés. Le premier développé pour les amplificateurs opérationnels a été validé (chapitre IV). Il permet un contrôle des performances transparent pour l'utilisateur sans ajout de broche supplémentaire et ceci pour un coût de surface très faible. Le deuxième a été spécialement adapté aux références de tension qui ne disposent que de deux broches externes (chapitre V). Ces deux systèmes de contrôle des performances ont été intégrés dans ces circuits analogiques industriels, les techniques ont été validées sur testeurs industriels en mettant en évidence leur faisabilité industrielle prenant en compte la surface du dispositif et le temps de test industriel (chapitre VI). Enfin, dans le dernier chapitre, nous avons présenté la validation et la faisabilité industrielles de ces deux systèmes de contrôle des performances des circuits analogiques. Chaque technique a été validée sur testeur. Nous avons mis en évidence la faisabilité industrielle en prenant en considération la surface d'encombrement du dispositif et le temps de test global du circuit. Enfin, la fiabilité de ces systèmes a été démontrée.
In view of the dramatic reduction of the integrated device dimensions and supply voltage, accuracy becomes more and more critic in the chip development loop. This reduction restricted error tolerance. The aim of this thesis is to propose a new post packaging trimming technique to control parameters on analog circuits without extra pins. After a brief presentation of the work context, we give in chapter II the art state of presents techniques and presented a new trimming technique after packaging. In chapter III, we characterise a new blowing component, the MOS snap-back transistor. In the first step, we define these operating modes. Then, the blowing component is validated in a 0.7mm BiCMOS process. In chapter IV, the op-amp integrated offset trimming technique operated after packaging is presented. The market constraints imply to supply these components at lower price and smaller package but constant pin out. More over a special inhibition circuit has been added to preserve the component from any erroneous trimming modification. This trimming architecture has been integrated to adjust the input offset voltage of a specific op-amp. This architecture incompatible to adjust voltage reference because have only two pins, is a new architecture which is developed in chapter V. Finally, in the last chapter, experimental validation of an op-amp and voltage reference integrated in a BiCMOS 0.7mm process gave evidence of the reliability and feasibility of these techniques. | | Directeur(s) de thèse : | Auvergne D. | | Président du jury : | Dufaza C. | | Rapporteur(s) : | Kaiser A.;Fouillat P. | | Examinateur(s) : | Lemaitre R.;Pontarollo S. | | Invité(s) : | Majoux M.B. | | Date de soutenance : | 11/10/2002 |
Contrôle de Performance de Circuits Analogiques après la Mise en Boîtier [texte imprimé] / S. LAVILLE, Auteur . - 2002. Langues : Français ( fre) | Tags : | CIRCUIT ANALOGIQUE PERFORMANCE PRECISION CIRCUIT ANALOGIQUE PERFORMANCES PRECISION AJUSTEMENT APRES ASSEMBLAGE TRANSISTOR "SNAP-BACK" POST PACKAGING TRIMMING TECHNIQUE ON ANALOG CIRCUITS ANALOG CIRCUIT PERFORMANCES ACCURACY TRIMMING AFTER PACKAGING SNAP-BACK TRANSISTOR | | Index. décimale : | THE Thèses de doctorat | | Résumé : | Le contrôle des performances des structures analogiques constitue un objectif de conception majeur. L'évolution des technologies et la diminution résultante des tensions d'alimentation rend ce contrôle de plus en plus délicat. L'objectif de cette thèse est de proposer un nouveau système d'ajustement des performances des circuits analogiques après la mise en boîtier sans l'utilisation de broche dédiée. Après avoir situé le travail dans son contexte, nous avons, dans le chapitre II, présenté l'état de l'art des techniques utilisées à ce jour et proposé un nouveau concept d'ajustement après la mise en boîtier. Dans le chapitre III, nous avons caractérisé un nouveau composant claquable, le transistor NMOS "snap-back". Nous avons en premier lieu défini ces modes de fonctionnement. Ensuite, la validation a été effectuée sur ce composant dans une technologie BiCMOS 0.7mm. Nous avons développé deux systèmes d'ajustement des performances adaptés aux brochages des circuits considérés. Le premier développé pour les amplificateurs opérationnels a été validé (chapitre IV). Il permet un contrôle des performances transparent pour l'utilisateur sans ajout de broche supplémentaire et ceci pour un coût de surface très faible. Le deuxième a été spécialement adapté aux références de tension qui ne disposent que de deux broches externes (chapitre V). Ces deux systèmes de contrôle des performances ont été intégrés dans ces circuits analogiques industriels, les techniques ont été validées sur testeurs industriels en mettant en évidence leur faisabilité industrielle prenant en compte la surface du dispositif et le temps de test industriel (chapitre VI). Enfin, dans le dernier chapitre, nous avons présenté la validation et la faisabilité industrielles de ces deux systèmes de contrôle des performances des circuits analogiques. Chaque technique a été validée sur testeur. Nous avons mis en évidence la faisabilité industrielle en prenant en considération la surface d'encombrement du dispositif et le temps de test global du circuit. Enfin, la fiabilité de ces systèmes a été démontrée.
In view of the dramatic reduction of the integrated device dimensions and supply voltage, accuracy becomes more and more critic in the chip development loop. This reduction restricted error tolerance. The aim of this thesis is to propose a new post packaging trimming technique to control parameters on analog circuits without extra pins. After a brief presentation of the work context, we give in chapter II the art state of presents techniques and presented a new trimming technique after packaging. In chapter III, we characterise a new blowing component, the MOS snap-back transistor. In the first step, we define these operating modes. Then, the blowing component is validated in a 0.7mm BiCMOS process. In chapter IV, the op-amp integrated offset trimming technique operated after packaging is presented. The market constraints imply to supply these components at lower price and smaller package but constant pin out. More over a special inhibition circuit has been added to preserve the component from any erroneous trimming modification. This trimming architecture has been integrated to adjust the input offset voltage of a specific op-amp. This architecture incompatible to adjust voltage reference because have only two pins, is a new architecture which is developed in chapter V. Finally, in the last chapter, experimental validation of an op-amp and voltage reference integrated in a BiCMOS 0.7mm process gave evidence of the reliability and feasibility of these techniques. | | Directeur(s) de thèse : | Auvergne D. | | Président du jury : | Dufaza C. | | Rapporteur(s) : | Kaiser A.;Fouillat P. | | Examinateur(s) : | Lemaitre R.;Pontarollo S. | | Invité(s) : | Majoux M.B. | | Date de soutenance : | 11/10/2002 |
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