| Titre : | Optimisation des Performances des Mémoires EEPROM Embarquées | | Type de document : | texte imprimé | | Auteurs : | C. PAPAIX, Auteur | | Année de publication : | 2002 | | Langues : | Français (fre) | | Tags : | EEPROM AMPLICATEUR DE LECTURE POMPE DE CHARGE OPTIMISATION EEPROM AMPLIFICATEUR DE LECTURE POMPE DE CHARGE OPTIMIZATION EEPROM SENSE AMPLIFIER CHARGE PUMP OPTIMIZATION | | Index. décimale : | THE Thèses de doctorat | | Résumé : | Les mémoires non volatiles de type EEPROM ou Flash sont aujourd'hui embarquées dans un grand nombre de solutions intégrées pour des applications portables. Le développement de ce type de mémoire pour une large gamme de tension d'alimentation (1.8V-3.3V), correspondant à la durée de vie de la batterie, implique la mise en oeuvre de techniques de conception dédiées. Dans cette thèse nous présentons les contraintes de l'intégration des mémoires non volatiles dans ces nouvelles applications et les conséquences sur les performances globales de la mémoire. Le travail a été divisé en deux grandes parties. Tout d'abord l'optimisation du temps d'accès a été étudiée. Le délai dans la logique de décodage a été réduit en utilisant les transistors CMOS classiques disponibles dans le procédé mixte " logique et EEPROM embarquée ". Pour réduire le délai de lecture, le courant de cellule mémoire a été optimisé par une technique de survoltage des wordlines. Enfin, une nouvelle structure d'amplificateur de lecture a été mise au point. Dans la seconde partie, c'est la phase d'écriture qui a été étudiée. La pompe de charge, circuit de génération de la haute tension de programmation, a été optimisée en rendement et en consommation. Et, pour réduire la puissance totale consommée, le temps de programmation a été réduit à un délai stable et optimal.
Non volatile memories such as EEPROM or Flash are now embedded in a lot of integrated solutions for portable applications. The design of those memories working on a large power supply range (1.8V-3.3V), depending on the battery life, needs specific design techniques. In this thesis we present the constraint of the non-volatile memories integration in these new applications and the consequences on the global performances of the memory. The work has been divided in two large parts. First, the access time optimisation has been studied. The delay in the decoding logic has been reduced by the use of standard CMOS devices available in the mixed process "logic and embedded EEPROM". To reduce the read delay, the memory cell current has been optimised using the wordline boosting technique. And, a new sense amplifier structure has been designed. In the second part, the write mode has been studied. The charge pump circuit, which generates de programming high voltage, has been optimised in power efficiency. To reduce the total consumption, the programming pulse has been reduced to an optimal and stable delay. | | Directeur(s) de thèse : | AUVERGNE D. | | Président du jury : | ROBERT M. | | Rapporteur(s) : | AMARA A.;BOUCHAKOUR R. | | Examinateur(s) : | DAGA J.M. | | Date de soutenance : | 15/11/2002 |
Optimisation des Performances des Mémoires EEPROM Embarquées [texte imprimé] / C. PAPAIX, Auteur . - 2002. Langues : Français ( fre) | Tags : | EEPROM AMPLICATEUR DE LECTURE POMPE DE CHARGE OPTIMISATION EEPROM AMPLIFICATEUR DE LECTURE POMPE DE CHARGE OPTIMIZATION EEPROM SENSE AMPLIFIER CHARGE PUMP OPTIMIZATION | | Index. décimale : | THE Thèses de doctorat | | Résumé : | Les mémoires non volatiles de type EEPROM ou Flash sont aujourd'hui embarquées dans un grand nombre de solutions intégrées pour des applications portables. Le développement de ce type de mémoire pour une large gamme de tension d'alimentation (1.8V-3.3V), correspondant à la durée de vie de la batterie, implique la mise en oeuvre de techniques de conception dédiées. Dans cette thèse nous présentons les contraintes de l'intégration des mémoires non volatiles dans ces nouvelles applications et les conséquences sur les performances globales de la mémoire. Le travail a été divisé en deux grandes parties. Tout d'abord l'optimisation du temps d'accès a été étudiée. Le délai dans la logique de décodage a été réduit en utilisant les transistors CMOS classiques disponibles dans le procédé mixte " logique et EEPROM embarquée ". Pour réduire le délai de lecture, le courant de cellule mémoire a été optimisé par une technique de survoltage des wordlines. Enfin, une nouvelle structure d'amplificateur de lecture a été mise au point. Dans la seconde partie, c'est la phase d'écriture qui a été étudiée. La pompe de charge, circuit de génération de la haute tension de programmation, a été optimisée en rendement et en consommation. Et, pour réduire la puissance totale consommée, le temps de programmation a été réduit à un délai stable et optimal.
Non volatile memories such as EEPROM or Flash are now embedded in a lot of integrated solutions for portable applications. The design of those memories working on a large power supply range (1.8V-3.3V), depending on the battery life, needs specific design techniques. In this thesis we present the constraint of the non-volatile memories integration in these new applications and the consequences on the global performances of the memory. The work has been divided in two large parts. First, the access time optimisation has been studied. The delay in the decoding logic has been reduced by the use of standard CMOS devices available in the mixed process "logic and embedded EEPROM". To reduce the read delay, the memory cell current has been optimised using the wordline boosting technique. And, a new sense amplifier structure has been designed. In the second part, the write mode has been studied. The charge pump circuit, which generates de programming high voltage, has been optimised in power efficiency. To reduce the total consumption, the programming pulse has been reduced to an optimal and stable delay. | | Directeur(s) de thèse : | AUVERGNE D. | | Président du jury : | ROBERT M. | | Rapporteur(s) : | AMARA A.;BOUCHAKOUR R. | | Examinateur(s) : | DAGA J.M. | | Date de soutenance : | 15/11/2002 |
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