| Titre : | Contribution à l'Optimisation d'un Flot de Conception Submicronique à Base de Cellules Pré-Caractérisées | | Type de document : | texte imprimé | | Auteurs : | F. PICOT, Auteur | | Année de publication : | 2002 | | Langues : | Français (fre) | | Tags : | CMOS CONCEPTION ANALOGIQUE D'ASIC DIAPHONIE CMOS ASIC MODELISATION MODULES DE CARACTERISATION INTERCONNEXIONS DIAPHONIE PHENOMENE D'ANTENNE PROCEDE DE FABRICATION CMOS ASIC MODELING CHARACTERIZATION STRUCTURES INTERCONNECTIONS CROSSTALK ANTENNA PHENOMENON PROCESS ELECTRONIQUE, OPTRONIQUE ET SYSTEMES | | Index. décimale : | THE Thèses de doctorat | | Résumé : | Le développement rapide vers des technologies CMOS fortement submicroniques permet de réaliser des circuits VLSI (Very Large Scale Integrationle) composés de plusieurs millions de transistors. Bénéficiant de cette avancée, les circuits intégrés à application spécifique (ASICs) sont devenus incontournables sur le marché de la microélectronique. Le travail présenté dans ce mémoire vise à améliorer certaines étapes d'un flot de conception à base de cellules pré- caractérisées. Nous nous intéressons, dans un premier temps, à la conception de cellules à travers l'optimisation de la précision du modèle des transistors à l'aide d'une analyse dynamique des performances de ces transistors. Nous utilisons alors des structures de test spécifiques à base d'oscillateurs en anneau. L'analyse est ensuite complétée par une étude des éléments capacitifs parasites d'une cellule. Toutes les structures sont alors regroupées dans un circuit de référence dont l'utilisation s'étend principalement à la qualification d'un procédé de fabrication. La deuxième partie du mémoire concerne l'analyse des interconnexions au niveau circuit. Une première étude consiste à évaluer la précision de l'outil d'extraction des parasites. Nous nous intéressons ensuite au phénomène de diaphonie lié aux interconnexions. Après avoir présenté une modélisation de ce phénomène, nous avons élaboré une structure de mesure permettant de caractériser sur silicium le phénomène de diaphonie. Pour finir, nous présentons un autre phénomène lié aux interconnexions, le phénomène d'antenne. La dernière partie de ce mémoire détaille l' étape de qualification d'un procédé de fabrication.
The fast development towards deep submicronic CMOS technology makes it possible to design VLSI circuits (Very Large Scale Integration) composed of several million of transistors. According to this progress, the Application Specific Integrated Circuits (ASICs) have become indispensible on the microelectronics market. The objective of the work presented in this thesis is to improve certain stages of a cell-based Design Flow. As a first step, the model accuracy of transistor for the cell design is optimised with the aid of dynamic analysis of the transistor performance. Specific test structures based on ring oscillators are used. The analysis is then completed by a study of parasitic capacitances at a cell level. All the structures are then included in the reference circuit whose the use extends mainly to process qualification. The second part of the thesis relates to the analysis of interconnections at the circuit level. A first study consists of evaluating the parasitic extraction accuracy of the tool used in the design flow. Then, the crosstalk related to the interconnections is analysed. After having presented a model of this phenomenon, we have worked out a structure allowing us to characterise the on-silicon cross-talk signal. Finally, we present another phenomenon related to interconnections, the antenna phenomenon ("Plasma Process induced Degradation"). The last part of this thesis details the process qualification stage. | | Directeur(s) de thèse : | AUVERGNE D. | | Président du jury : | CAMBON G. | | Rapporteur(s) : | CHANTE J.P.;SICARD E. | | Examinateur(s) : | COLL P.;NOUET P. | | Date de soutenance : | 12/12/2002 |
Contribution à l'Optimisation d'un Flot de Conception Submicronique à Base de Cellules Pré-Caractérisées [texte imprimé] / F. PICOT, Auteur . - 2002. Langues : Français ( fre) | Tags : | CMOS CONCEPTION ANALOGIQUE D'ASIC DIAPHONIE CMOS ASIC MODELISATION MODULES DE CARACTERISATION INTERCONNEXIONS DIAPHONIE PHENOMENE D'ANTENNE PROCEDE DE FABRICATION CMOS ASIC MODELING CHARACTERIZATION STRUCTURES INTERCONNECTIONS CROSSTALK ANTENNA PHENOMENON PROCESS ELECTRONIQUE, OPTRONIQUE ET SYSTEMES | | Index. décimale : | THE Thèses de doctorat | | Résumé : | Le développement rapide vers des technologies CMOS fortement submicroniques permet de réaliser des circuits VLSI (Very Large Scale Integrationle) composés de plusieurs millions de transistors. Bénéficiant de cette avancée, les circuits intégrés à application spécifique (ASICs) sont devenus incontournables sur le marché de la microélectronique. Le travail présenté dans ce mémoire vise à améliorer certaines étapes d'un flot de conception à base de cellules pré- caractérisées. Nous nous intéressons, dans un premier temps, à la conception de cellules à travers l'optimisation de la précision du modèle des transistors à l'aide d'une analyse dynamique des performances de ces transistors. Nous utilisons alors des structures de test spécifiques à base d'oscillateurs en anneau. L'analyse est ensuite complétée par une étude des éléments capacitifs parasites d'une cellule. Toutes les structures sont alors regroupées dans un circuit de référence dont l'utilisation s'étend principalement à la qualification d'un procédé de fabrication. La deuxième partie du mémoire concerne l'analyse des interconnexions au niveau circuit. Une première étude consiste à évaluer la précision de l'outil d'extraction des parasites. Nous nous intéressons ensuite au phénomène de diaphonie lié aux interconnexions. Après avoir présenté une modélisation de ce phénomène, nous avons élaboré une structure de mesure permettant de caractériser sur silicium le phénomène de diaphonie. Pour finir, nous présentons un autre phénomène lié aux interconnexions, le phénomène d'antenne. La dernière partie de ce mémoire détaille l' étape de qualification d'un procédé de fabrication.
The fast development towards deep submicronic CMOS technology makes it possible to design VLSI circuits (Very Large Scale Integration) composed of several million of transistors. According to this progress, the Application Specific Integrated Circuits (ASICs) have become indispensible on the microelectronics market. The objective of the work presented in this thesis is to improve certain stages of a cell-based Design Flow. As a first step, the model accuracy of transistor for the cell design is optimised with the aid of dynamic analysis of the transistor performance. Specific test structures based on ring oscillators are used. The analysis is then completed by a study of parasitic capacitances at a cell level. All the structures are then included in the reference circuit whose the use extends mainly to process qualification. The second part of the thesis relates to the analysis of interconnections at the circuit level. A first study consists of evaluating the parasitic extraction accuracy of the tool used in the design flow. Then, the crosstalk related to the interconnections is analysed. After having presented a model of this phenomenon, we have worked out a structure allowing us to characterise the on-silicon cross-talk signal. Finally, we present another phenomenon related to interconnections, the antenna phenomenon ("Plasma Process induced Degradation"). The last part of this thesis details the process qualification stage. | | Directeur(s) de thèse : | AUVERGNE D. | | Président du jury : | CAMBON G. | | Rapporteur(s) : | CHANTE J.P.;SICARD E. | | Examinateur(s) : | COLL P.;NOUET P. | | Date de soutenance : | 12/12/2002 |
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