| Titre : | Architectures Reconfigurables Dynamiquement pour les Systèmes sur Puce | | Type de document : | texte imprimé | | Auteurs : | G. SASSATELLI, Auteur | | Année de publication : | 2002 | | Langues : | Français (fre) | | Tags : | SYSTEMES SUR PUCE ARCHITECTURE RECONFIGURABLE FPGA SYSTEME SUR PUCE ARCHITECTURE RECONFIGURABLES FPGAS RECONFIGURATION DYNAMIQUE VON NEUMANN MULTIMEDIA TRAITEMENT DU SIGNAL SYSTOLIC RING SYSTEM ON CHIP RECONFIGURABLE ARCHITECTURE FPGAS DYNAMICAL RECONFIGURATION VON NEUMANN MULTIMEDIA DIGITAL SIGNAL PROCESSING SYSTOLIC RING GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL | | Index. décimale : | THE Thèses de doctorat | | Résumé : | L'avènement récent de réseaux de télécommunications à hauts débits (Internet, UMTS) joint à l'explosion du marché des technologies de l'information pose aujourd'hui des contraintes sans précédentes sur la conception d'architectures dédiées au traitement numérique du signal. Le niveau de performances requis, les impératifs en termes de coûts et consommation font qu'il n'est plus aujourd'hui envisageable d'avoir recours à des architectures exclusivement basées sur des microprocesseurs. En effet, le paradigme de Von Neumann interdit toute forme d'exécution concurrente et limite donc de ce fait les performances envisageable lors de l'exécution d'algorithmes. Dans un contexte de système sur puce (SoC : System on Chip), les architectures reconfigurables proposent un compromis intéressant entre performances de la logique câblée et flexibilité des microprocesseurs ; il se prêtent donc bien à la réalisation d'accélérateurs prenant en charge le traitement des parties chronophages des algorithmes considérés. Ce mémoire expose un état de l'art des solutions dédiées au traitement numérique du signal et propose une architecture reconfigurable dynamiquement solutionnant les limitations intrinsèques des architectures reconfigurables classiques tels que les FPGAs (Field Programmable Gate Array). La structure proposée est détaillée, validée sur des algorithmes (multimédia) puis évaluée dans un contexte de système sur puce.
New high data bandwidth wireless networks will soon allow the emergence of multimedia oriented applications on embedded devices such as PDAs (Pocket Data Assistants). Microprocessors are today getting more and more inefficient for a growing range of applications. Its principles -The Von Neumann paradig- based on the sequential execution of algorithms will no longer be able to cope with the kind of highly computing intensive applications of multimedia world, especially in a strongly cost and power-constrained context. Design reuse offers a solution: a wide range of IP (Intellectual Property) cores are available to SoCs (System-on-Chip) designers, but each one of these is usually dedicated to a given algorithm, thus providing a very low level of flexibility. Thanks to their high level of flexibility structurally programmable architectures are potentially interesting candidates to overcome classical CPUs limitations. Based on a parallel execution model, we present in this thesis a new dynamically reconfigurable architecture dedicated to dataflow oriented applications acceleration. Principles, realizations and comparative results in a SoC context will be exposed for some classical multimedia algorithms, targeted on different architectures. | | Directeur(s) de thèse : | CAMBON G. | | Président du jury : | GREINER A. | | Rapporteur(s) : | DEMIGNY D. | | Examinateur(s) : | GLESNER M.;PAINDAVOINE M. | | Date de soutenance : | 04/04/2002 |
Architectures Reconfigurables Dynamiquement pour les Systèmes sur Puce [texte imprimé] / G. SASSATELLI, Auteur . - 2002. Langues : Français ( fre) | Tags : | SYSTEMES SUR PUCE ARCHITECTURE RECONFIGURABLE FPGA SYSTEME SUR PUCE ARCHITECTURE RECONFIGURABLES FPGAS RECONFIGURATION DYNAMIQUE VON NEUMANN MULTIMEDIA TRAITEMENT DU SIGNAL SYSTOLIC RING SYSTEM ON CHIP RECONFIGURABLE ARCHITECTURE FPGAS DYNAMICAL RECONFIGURATION VON NEUMANN MULTIMEDIA DIGITAL SIGNAL PROCESSING SYSTOLIC RING GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL | | Index. décimale : | THE Thèses de doctorat | | Résumé : | L'avènement récent de réseaux de télécommunications à hauts débits (Internet, UMTS) joint à l'explosion du marché des technologies de l'information pose aujourd'hui des contraintes sans précédentes sur la conception d'architectures dédiées au traitement numérique du signal. Le niveau de performances requis, les impératifs en termes de coûts et consommation font qu'il n'est plus aujourd'hui envisageable d'avoir recours à des architectures exclusivement basées sur des microprocesseurs. En effet, le paradigme de Von Neumann interdit toute forme d'exécution concurrente et limite donc de ce fait les performances envisageable lors de l'exécution d'algorithmes. Dans un contexte de système sur puce (SoC : System on Chip), les architectures reconfigurables proposent un compromis intéressant entre performances de la logique câblée et flexibilité des microprocesseurs ; il se prêtent donc bien à la réalisation d'accélérateurs prenant en charge le traitement des parties chronophages des algorithmes considérés. Ce mémoire expose un état de l'art des solutions dédiées au traitement numérique du signal et propose une architecture reconfigurable dynamiquement solutionnant les limitations intrinsèques des architectures reconfigurables classiques tels que les FPGAs (Field Programmable Gate Array). La structure proposée est détaillée, validée sur des algorithmes (multimédia) puis évaluée dans un contexte de système sur puce.
New high data bandwidth wireless networks will soon allow the emergence of multimedia oriented applications on embedded devices such as PDAs (Pocket Data Assistants). Microprocessors are today getting more and more inefficient for a growing range of applications. Its principles -The Von Neumann paradig- based on the sequential execution of algorithms will no longer be able to cope with the kind of highly computing intensive applications of multimedia world, especially in a strongly cost and power-constrained context. Design reuse offers a solution: a wide range of IP (Intellectual Property) cores are available to SoCs (System-on-Chip) designers, but each one of these is usually dedicated to a given algorithm, thus providing a very low level of flexibility. Thanks to their high level of flexibility structurally programmable architectures are potentially interesting candidates to overcome classical CPUs limitations. Based on a parallel execution model, we present in this thesis a new dynamically reconfigurable architecture dedicated to dataflow oriented applications acceleration. Principles, realizations and comparative results in a SoC context will be exposed for some classical multimedia algorithms, targeted on different architectures. | | Directeur(s) de thèse : | CAMBON G. | | Président du jury : | GREINER A. | | Rapporteur(s) : | DEMIGNY D. | | Examinateur(s) : | GLESNER M.;PAINDAVOINE M. | | Date de soutenance : | 04/04/2002 |
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