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Affiner la recherche Interroger des sources externesTest Intégré de Circuits Cryptographiques / Marion DOULCIER
Titre : Test Intégré de Circuits Cryptographiques Type de document : texte imprimé Auteurs : Marion DOULCIER, Auteur Année de publication : 2008 Langues : Français (fre) Tags : TEST INTEGRE CARTE A PUCE CRYPTOGRAPHIE AUTOTEST TEST EN LIGNE BUILT-IN SELF TEST SMARTCARD CRYPTOGRAPHY SELF TEST ON-LINE TEST GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL Index. décimale : THE Thèses de doctorat Résumé : Parce que les architectures de test classiques visent principalement à accroître la contrôlabilité et l'observabilité des données manipulées par le système matériel, elles sont identifiées comme sources potentielles de manipulations frauduleuses lorsqu'elles sont mises en oeuvre dans des systèmes traitant de sécurité numérique. Les dispositifs sécurisés demandent donc de développer des moyens de test adaptés. Ce rapport de thèse présente des solutions de test pour systèmes intégrés de chiffrement en s'attachant à la fois aux tests exécutés en fin de production ou en maintenance, et aux tests effectués en cours du fonctionnement. En ce qui concerne les tests exécutés hors fonctionnement normal, l'approche préconisée s'appuie sur un autotest intégré. Il présente les avantages cumulés de limiter l'accès aux moyens de test intégrés au système, il préserve donc la sécurité des données, d'effectuer un test de qualité, il garantit donc un bon fonctionnement du système, et enfin de ne demander que très peu de ressources additionnelles. Profitant des propriétés inhérentes aux algorithmes de chiffrement (diffusion, confusion, itération) et des implantations matérielles qui en découlent (architectures rebouclées), des solutions d'autotest sont proposées pour des coeurs DES et AES. Il est aussi démontré comment les réutiliser pour générer les vecteurs de test d'autres ressources matérielles du système et analyser leurs réponses. Pour ce qui concerne les tests exécutés en cours de fonctionnement, l'architecture particulière des coeurs de chiffrement est à nouveau mise à profit pour de la détection de fautes en ligne basée sur de la redondance d'information ou de matériel.
Because the conventional test architectures are mainly designed to increase the controllability and observability of the signals, they are identified as potential sources of attacks when implemented in systems dealing with digital security. It is then necessary to develop appropriate test methods. This thesis presents test solutions for encryption systems focusing on both tests performed at the end of production or maintenance, and tests carried out during the mission mode. Regarding off-line tests performed after production or in-situ, the approach relies on an integrated self-test schemes. It presents the combined advantages of limiting the access to internal data, and thus preserves data security, conducting a test of high quality, thus it guarantees the proper system behavior, and finally requiring only very little additional resources. Taking advantage of inherent properties of encryption algorithms (diffusion, confusion, iteration) and their physical implementations (feedback architectures), self-test solutions are proposed for DES and AES cores. It is also demonstrated how such crypto-cores can be used as test resources for other cores in the system. Regarding the tests performed during the functional mode, the proposed approach allows the detection of faults using different forms of duplication (information or hardware redundancies).**Directeur(s) de thèse : ROUZEYRE B. Co-directeur(s) de thèse : FLOTTES M.L. Rapporteur(s) : SENTIEYS M.;LEVEUGLE M. Examinateur(s) : TORRES L.;TRIA M. Date de soutenance : 24/11/2008 Test Intégré de Circuits Cryptographiques [texte imprimé] / Marion DOULCIER, Auteur . - 2008.
Langues : Français (fre)
Tags : TEST INTEGRE CARTE A PUCE CRYPTOGRAPHIE AUTOTEST TEST EN LIGNE BUILT-IN SELF TEST SMARTCARD CRYPTOGRAPHY SELF TEST ON-LINE TEST GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL Index. décimale : THE Thèses de doctorat Résumé : Parce que les architectures de test classiques visent principalement à accroître la contrôlabilité et l'observabilité des données manipulées par le système matériel, elles sont identifiées comme sources potentielles de manipulations frauduleuses lorsqu'elles sont mises en oeuvre dans des systèmes traitant de sécurité numérique. Les dispositifs sécurisés demandent donc de développer des moyens de test adaptés. Ce rapport de thèse présente des solutions de test pour systèmes intégrés de chiffrement en s'attachant à la fois aux tests exécutés en fin de production ou en maintenance, et aux tests effectués en cours du fonctionnement. En ce qui concerne les tests exécutés hors fonctionnement normal, l'approche préconisée s'appuie sur un autotest intégré. Il présente les avantages cumulés de limiter l'accès aux moyens de test intégrés au système, il préserve donc la sécurité des données, d'effectuer un test de qualité, il garantit donc un bon fonctionnement du système, et enfin de ne demander que très peu de ressources additionnelles. Profitant des propriétés inhérentes aux algorithmes de chiffrement (diffusion, confusion, itération) et des implantations matérielles qui en découlent (architectures rebouclées), des solutions d'autotest sont proposées pour des coeurs DES et AES. Il est aussi démontré comment les réutiliser pour générer les vecteurs de test d'autres ressources matérielles du système et analyser leurs réponses. Pour ce qui concerne les tests exécutés en cours de fonctionnement, l'architecture particulière des coeurs de chiffrement est à nouveau mise à profit pour de la détection de fautes en ligne basée sur de la redondance d'information ou de matériel.
Because the conventional test architectures are mainly designed to increase the controllability and observability of the signals, they are identified as potential sources of attacks when implemented in systems dealing with digital security. It is then necessary to develop appropriate test methods. This thesis presents test solutions for encryption systems focusing on both tests performed at the end of production or maintenance, and tests carried out during the mission mode. Regarding off-line tests performed after production or in-situ, the approach relies on an integrated self-test schemes. It presents the combined advantages of limiting the access to internal data, and thus preserves data security, conducting a test of high quality, thus it guarantees the proper system behavior, and finally requiring only very little additional resources. Taking advantage of inherent properties of encryption algorithms (diffusion, confusion, iteration) and their physical implementations (feedback architectures), self-test solutions are proposed for DES and AES cores. It is also demonstrated how such crypto-cores can be used as test resources for other cores in the system. Regarding the tests performed during the functional mode, the proposed approach allows the detection of faults using different forms of duplication (information or hardware redundancies).**Directeur(s) de thèse : ROUZEYRE B. Co-directeur(s) de thèse : FLOTTES M.L. Rapporteur(s) : SENTIEYS M.;LEVEUGLE M. Examinateur(s) : TORRES L.;TRIA M. Date de soutenance : 24/11/2008 Réservation
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Titre : Test Orienté Utilisateurdes Circuits Configurables de Type FPGA à Base de SRAM Type de document : texte imprimé Auteurs : P. FAURE, Auteur Année de publication : 2002 Langues : Français (fre) Tags : TEST FPGA CVT AUTOTEST GVT ELECTRONIQUE, OPTRONIQUE ET SYSTEMES Index. décimale : THE Thèses de doctorat Résumé : Cette thèse propose une stratégie de test orientée utilisateur pour les circuits configurables de type FPGA à base de SRAM. Après une présentation de l'architecture de ce type decircuit et un état de l'art des techniques de test orientées fabrication pour le FPGA, une stratégie detest innovante est proposée orientée pour l'utilisateur du circuit. Le but est d'offrir à l'utilisateur la possibilité de tester tous les éléments actifs du circuit implanté dans le FPGA. Cette stratégie offre dans un premier temps une adaptation des descriptions FPGA aux outils de génération de vecteurs de test. De ces descriptions, des simplifications sont réalisées afin de réduire le temps de génération des vecteurs de test (GVT). Ses descriptions simplifiées servent uniquement à la GVT. La seconde phase consiste à créer une chaîne de scan dans le FPGA de façon qu'elle soit utilisable lors de l'implantation d'un circuit, notamment que seul les bascules des blocs logiques actifs par l'implantation soient utilisés. Tout ceci pour améliorer sensiblement la couverture de fautes des circuits séquentiels. La dernière phase consiste à générer pour l'utilisateur une technique d'autotest du circuit. Afin deréduire considérablement le nombre d'éléments utilisés par l'ajout de la logique additionnelle, la phasede test est composée de plusieurs configurations de test. Des configurations de test pour lesinterconnexions avec aucune logique additionnelle, et des configurations de test pour les bits de configuration des tables d'allocations (LUT) qui nécessitent de la logique supplémentaire.
This thesis proposes a test strategy oriented user for the configurable circuits of type SRAM-based FPGA. After an overview of the architecture of this type of circuit and a review of the techniques of test oriented manufacture for the FPGA, a innovating strategy of test is proposed and oriented for the user of the circuit. The goal is to make it possible to the user to test all the active elements of the circuit implemented in the FPGA. This strategy offers an adaptation of descriptions FPGA to the tools of automatic test pattern generation (ATPG). Of these descriptions, simplifications are carried out in order to reduce the generation time for the ATPG. Its simplified descriptions are used only for the ATPG. The second phase consists in creating a scan chain in the FPGA so that it is usable at the time of the implementation of a circuit, in particular that only the flip-flops of the active logical blocks by the implementation are used. All this to appreciably improve the faults coverage ofthe sequential circuits. The last phase consists in generating for the user a technique of self-test of thecircuit. In order to reduce considerably the number of elements used for the additional logic, the test phase is made up of several configurations of test. The test configurations for the interconnections with any additional logic, and the test configurations for the configuration bits of the look up table (LUT) which require additional logic.Directeur(s) de thèse : RENOVELL M. Président du jury : ROUZEYRE B. Rapporteur(s) : ROBACH C.;PRINETTO P. Examinateur(s) : PORTAL J.M. Date de soutenance : 19/12/2002 Test Orienté Utilisateurdes Circuits Configurables de Type FPGA à Base de SRAM [texte imprimé] / P. FAURE, Auteur . - 2002.
Langues : Français (fre)
Tags : TEST FPGA CVT AUTOTEST GVT ELECTRONIQUE, OPTRONIQUE ET SYSTEMES Index. décimale : THE Thèses de doctorat Résumé : Cette thèse propose une stratégie de test orientée utilisateur pour les circuits configurables de type FPGA à base de SRAM. Après une présentation de l'architecture de ce type decircuit et un état de l'art des techniques de test orientées fabrication pour le FPGA, une stratégie detest innovante est proposée orientée pour l'utilisateur du circuit. Le but est d'offrir à l'utilisateur la possibilité de tester tous les éléments actifs du circuit implanté dans le FPGA. Cette stratégie offre dans un premier temps une adaptation des descriptions FPGA aux outils de génération de vecteurs de test. De ces descriptions, des simplifications sont réalisées afin de réduire le temps de génération des vecteurs de test (GVT). Ses descriptions simplifiées servent uniquement à la GVT. La seconde phase consiste à créer une chaîne de scan dans le FPGA de façon qu'elle soit utilisable lors de l'implantation d'un circuit, notamment que seul les bascules des blocs logiques actifs par l'implantation soient utilisés. Tout ceci pour améliorer sensiblement la couverture de fautes des circuits séquentiels. La dernière phase consiste à générer pour l'utilisateur une technique d'autotest du circuit. Afin deréduire considérablement le nombre d'éléments utilisés par l'ajout de la logique additionnelle, la phasede test est composée de plusieurs configurations de test. Des configurations de test pour lesinterconnexions avec aucune logique additionnelle, et des configurations de test pour les bits de configuration des tables d'allocations (LUT) qui nécessitent de la logique supplémentaire.
This thesis proposes a test strategy oriented user for the configurable circuits of type SRAM-based FPGA. After an overview of the architecture of this type of circuit and a review of the techniques of test oriented manufacture for the FPGA, a innovating strategy of test is proposed and oriented for the user of the circuit. The goal is to make it possible to the user to test all the active elements of the circuit implemented in the FPGA. This strategy offers an adaptation of descriptions FPGA to the tools of automatic test pattern generation (ATPG). Of these descriptions, simplifications are carried out in order to reduce the generation time for the ATPG. Its simplified descriptions are used only for the ATPG. The second phase consists in creating a scan chain in the FPGA so that it is usable at the time of the implementation of a circuit, in particular that only the flip-flops of the active logical blocks by the implementation are used. All this to appreciably improve the faults coverage ofthe sequential circuits. The last phase consists in generating for the user a technique of self-test of thecircuit. In order to reduce considerably the number of elements used for the additional logic, the test phase is made up of several configurations of test. The test configurations for the interconnections with any additional logic, and the test configurations for the configuration bits of the look up table (LUT) which require additional logic.Directeur(s) de thèse : RENOVELL M. Président du jury : ROUZEYRE B. Rapporteur(s) : ROBACH C.;PRINETTO P. Examinateur(s) : PORTAL J.M. Date de soutenance : 19/12/2002 Réservation
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Cote Support Localisation Section Notes Disponibilité THE-02 / 7474 Papier THESES NON CLASSES Disponible Documents numériques
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