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Affiner la recherche Interroger des sources externesContribution à la Génération Physique de Circuits CMOS basée sur le Concept de Cellules Virtuelles / A. LANDRAULT
Titre : Contribution à la Génération Physique de Circuits CMOS basée sur le Concept de Cellules Virtuelles Type de document : texte imprimé Auteurs : A. LANDRAULT, Auteur Année de publication : 2003 Langues : Français (fre) Tags : BIBLIOTHEQUE VIRTUELLE OUTIL LOGICIEL DE CONCEPTION PROTOTYPAGE MIGRATION RAPIDE SYNTHESE DU DESSIN DES MASQUES AU NIVEAU TRANSISTOR BIBLIOTHEQUE VIRTUELLE OUTIL LOGICIEL DE CONCEPTION PROTOTYPAGE MIGRATION RAPIDE TRANSISTOR LEVEL LAYOUT SYNTHESIS VIRTUAL LIBRARY CAD TOOLS PROTOTYPING FAST MIGRATION GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL Index. décimale : THE Thèses de doctorat Résumé : Synthèse automatique du dessin des masques au niveau transistor Les contraintes imposées au concepteur de circuits intégrés sont de plus en plus fortes. Elles portent à la fois sur la surface, les performances temporelles et la consommation. Le concepteur est souvent amener à trouver un compromis entre ces différentes contraintes. Dans ce cadre les méthodes de conception généralement utilisées qui sont basées sur le concept de bibliothèque de cellules standards montrent certaines limites. Il est en effet de plus en plus fréquent que les cellules disponibles dans la bibliothèque soient trop génériques. Il en résulte que les blocs générés ne sont pas optimaux soit en terme de surface, de délai ou de consommation. L'approche décrite dans ce mémoire de doctorat permet de s'affranchir de l'utilisation d'une bibliothèque de cellules pré-caractérisées. Elle est basée sur le concept original de cellule virtuelle. Ce travail détaille plus spécifiquement l'étape de génération physique. Une des premières conséquences de la suppression des contraintes liées au temps de développement des bibliothèques de cellules standards est de permettre la génération et l'évaluation très rapides des performances du bloc en cours de conception. De plus le grand nombre de fonctionnalité disponible dans la bibliothèque de cellules virtuelles et la possibilité de retailler de façon continue les transistors permettent de constituer une solution aux problèmes liés à la conception de blocs optimisés dans les technologies sous-microniques actuelles. Les premières validations ont montré que le logiciel développé, appelé I2P2, afin d'implémenter ce flot de conception présente de nombreuse applications : conception de bloc d'IP, prototypage rapide et conception de circuit spécifique (circuit asynchrone). Les premiers résultats ont montré que cette approche de conception est susceptible de conduire à des gains importants en terme de surface et de consommation tout en permettant une migration rapide vers les nouvelles technologies.
Automatic transistor level layout synthesis IC Designers are today facing more and more constraints. Designs need to be optimized in terms of timing, power and area. Designers often have to reach a trade-off between all these constraints. With the emergence of new technologies and the increasing complexity of designs, standard cell libraries, vastly used for years in industry, become less and less attractive. Most of the time, cells are too generic and not well suited to the block being created. As a result the final design is not well optimized in terms of timing, power and area. In this thesis, we introduce a methodology that avoids employing a standard cell library. It is based on an original concept called virtual cells. This document mainly presents physical layout generation step. One of the main benefits of avoiding the time needed to develop a standard cell library is the possibility to quickly evaluate the performances of the currently designed circuit. Moreover, the high number of different logic functions in the virtual library and the continuous resizing capability for each transistor appear like a solution to design well optimized circuit for the new deep sub-micron technologies. First validations of this flow show that the associated software, called I2P2, enable a wide range of various applications: IP block conception, fast prototyping and specific circuit generation (such as asynchronous design). First results show that our approach may give significant benefits regarding timing, power and area and moreover to migrate quickly and easily from one technology to another.Directeur(s) de thèse : ROBERT M. Président du jury : RENAUDIN M. Rapporteur(s) : JACQUEMOD D.;AUGUIN M. Examinateur(s) : AUVERGNE D.;JAY C. Date de soutenance : 10/10/2003 Contribution à la Génération Physique de Circuits CMOS basée sur le Concept de Cellules Virtuelles [texte imprimé] / A. LANDRAULT, Auteur . - 2003.
Langues : Français (fre)
Tags : BIBLIOTHEQUE VIRTUELLE OUTIL LOGICIEL DE CONCEPTION PROTOTYPAGE MIGRATION RAPIDE SYNTHESE DU DESSIN DES MASQUES AU NIVEAU TRANSISTOR BIBLIOTHEQUE VIRTUELLE OUTIL LOGICIEL DE CONCEPTION PROTOTYPAGE MIGRATION RAPIDE TRANSISTOR LEVEL LAYOUT SYNTHESIS VIRTUAL LIBRARY CAD TOOLS PROTOTYPING FAST MIGRATION GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL Index. décimale : THE Thèses de doctorat Résumé : Synthèse automatique du dessin des masques au niveau transistor Les contraintes imposées au concepteur de circuits intégrés sont de plus en plus fortes. Elles portent à la fois sur la surface, les performances temporelles et la consommation. Le concepteur est souvent amener à trouver un compromis entre ces différentes contraintes. Dans ce cadre les méthodes de conception généralement utilisées qui sont basées sur le concept de bibliothèque de cellules standards montrent certaines limites. Il est en effet de plus en plus fréquent que les cellules disponibles dans la bibliothèque soient trop génériques. Il en résulte que les blocs générés ne sont pas optimaux soit en terme de surface, de délai ou de consommation. L'approche décrite dans ce mémoire de doctorat permet de s'affranchir de l'utilisation d'une bibliothèque de cellules pré-caractérisées. Elle est basée sur le concept original de cellule virtuelle. Ce travail détaille plus spécifiquement l'étape de génération physique. Une des premières conséquences de la suppression des contraintes liées au temps de développement des bibliothèques de cellules standards est de permettre la génération et l'évaluation très rapides des performances du bloc en cours de conception. De plus le grand nombre de fonctionnalité disponible dans la bibliothèque de cellules virtuelles et la possibilité de retailler de façon continue les transistors permettent de constituer une solution aux problèmes liés à la conception de blocs optimisés dans les technologies sous-microniques actuelles. Les premières validations ont montré que le logiciel développé, appelé I2P2, afin d'implémenter ce flot de conception présente de nombreuse applications : conception de bloc d'IP, prototypage rapide et conception de circuit spécifique (circuit asynchrone). Les premiers résultats ont montré que cette approche de conception est susceptible de conduire à des gains importants en terme de surface et de consommation tout en permettant une migration rapide vers les nouvelles technologies.
Automatic transistor level layout synthesis IC Designers are today facing more and more constraints. Designs need to be optimized in terms of timing, power and area. Designers often have to reach a trade-off between all these constraints. With the emergence of new technologies and the increasing complexity of designs, standard cell libraries, vastly used for years in industry, become less and less attractive. Most of the time, cells are too generic and not well suited to the block being created. As a result the final design is not well optimized in terms of timing, power and area. In this thesis, we introduce a methodology that avoids employing a standard cell library. It is based on an original concept called virtual cells. This document mainly presents physical layout generation step. One of the main benefits of avoiding the time needed to develop a standard cell library is the possibility to quickly evaluate the performances of the currently designed circuit. Moreover, the high number of different logic functions in the virtual library and the continuous resizing capability for each transistor appear like a solution to design well optimized circuit for the new deep sub-micron technologies. First validations of this flow show that the associated software, called I2P2, enable a wide range of various applications: IP block conception, fast prototyping and specific circuit generation (such as asynchronous design). First results show that our approach may give significant benefits regarding timing, power and area and moreover to migrate quickly and easily from one technology to another.Directeur(s) de thèse : ROBERT M. Président du jury : RENAUDIN M. Rapporteur(s) : JACQUEMOD D.;AUGUIN M. Examinateur(s) : AUVERGNE D.;JAY C. Date de soutenance : 10/10/2003 Réservation
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Titre : Contribution au Placement et à l'Interconnexion de Cellules Virtuelles pour la Synthèse Topologique de Circuits CMOS Type de document : texte imprimé Auteurs : L. PELLIER, Auteur Année de publication : 2003 Langues : Français (fre) Tags : BIBLIOTHEQUE VIRTUELLE PROTOTYPAGE MIGRATION RAPIDE SYNTHESE DU DESSIN DES MASQUES AU NIVEAU TRANSISTOR BIBLIOTHEQUE VIRTUELLE OUTIL LOGICIEL DE CONCEPTION PROTOTYPAGE MIGRATION RAPIDE TRANSISTOR LEVEL LAYOUT SYNTHESIS VIRTUAL LIBRARY CAD TOOLS PROTOTYPING FAST MIGRATION Index. décimale : THE Thèses de doctorat Résumé : Synthèse automatique du dessin des masques au niveau transistor Les contraintes imposées au concepteur de circuits intégrés sont de plus en plus fortes. Elles portent à la fois sur la surface, les performances temporelles et la consommation. Le concepteur est souvent amené à trouver un compromis entre ces différentes contraintes. Dans ce cadre les méthodes de conception généralement utilisées qui sont basées sur le concept de bibliothèque de cellules standards montrent certaines limites. Il est en effet de plus en plus fréquent que les cellules disponibles dans la bibliothèque soient trop génériques. Il en résulte que les blocs générés ne sont pas optimaux soit en terme de surface, de délai ou de consommation. L'approche décrite dans ce mémoire de doctorat permet de s'affranchir de l'utilisation d'une bibliothèque de cellules pré-caractérisées. Elle est basée sur le concept original de cellule virtuelle. Ce document présente plus particulièrement l'étape relative au placement et au routage de ces cellules. Une des premières conséquences de la suppression des contraintes liées au temps de développement des bibliothèques de cellules standards est de permettre la génération et l'évaluation très rapides des performances du bloc en cours de conception. De plus le grand nombre de fonctionnalités disponibles dans la bibliothèque de cellules virtuelles et la possibilité de retailler de façon continue les transistors permettent de constituer une solution aux problèmes liés à la conception de blocs optimisés dans les technologies sous-microniques actuelles. Les premières validations ont montré que le logiciel développé, appelé I2P2, afin d'implémenter ce flot de conception présente de nombreuse applications : conception de bloc d'IP, prototypage rapide et conception de circuit spécifique (circuit asynchrone). Les premiers résultats ont montré que cette approche de conception est susceptible de conduire à des gains importants en terme de surface et de consommation tout en permettant une migration rapide vers les nouvelles technologies.
Automatic transistor level layout synthesis IC Designers are today facing more and more constraints. Designs need to be optimized in terms of timing, power and area. Designers often have to reach a trade-off between all these constraints. With the emergence of new technologies and the increasing complexity of designs, standard cell libraries, vastly used for years in industry, become less and less attractive. Most of the time, cells are too generic and not well suited to the block being created. As a result the final design is not well optimized in terms of timing, power and area. In this thesis, we introduce a methodology that avoids employing a standard cell library. It is based on an original concept called virtual cells. This document mainly presents the virtual cells placement and routing step. One of the main benefits of avoiding the time needed to develop a standard cell library is the possibility to quickly evaluate the performances of the currently designed circuit. Moreover, the high number of different logic functions in the virtual library and the continuous resizing capability for each transistor appear like a solution to design well optimized circuit for the new deep sub-micron technologies. First validations of this flow show that the associated software, called I2P2, enable a wide range of various applications: IP block conception, fast prototyping and specific circuit generation (such as asynchronous design). First results show that our approach may give significant benefits regarding timing, power and area and moreover to migrate quickly and easily from one technology to another.Directeur(s) de thèse : ROBERT M. Président du jury : RENAUDIN M. Rapporteur(s) : JACQUEMOD G.;AUGUIN M. Examinateur(s) : AUVERGNE D. Date de soutenance : 10/10/2003 Contribution au Placement et à l'Interconnexion de Cellules Virtuelles pour la Synthèse Topologique de Circuits CMOS [texte imprimé] / L. PELLIER, Auteur . - 2003.
Langues : Français (fre)
Tags : BIBLIOTHEQUE VIRTUELLE PROTOTYPAGE MIGRATION RAPIDE SYNTHESE DU DESSIN DES MASQUES AU NIVEAU TRANSISTOR BIBLIOTHEQUE VIRTUELLE OUTIL LOGICIEL DE CONCEPTION PROTOTYPAGE MIGRATION RAPIDE TRANSISTOR LEVEL LAYOUT SYNTHESIS VIRTUAL LIBRARY CAD TOOLS PROTOTYPING FAST MIGRATION Index. décimale : THE Thèses de doctorat Résumé : Synthèse automatique du dessin des masques au niveau transistor Les contraintes imposées au concepteur de circuits intégrés sont de plus en plus fortes. Elles portent à la fois sur la surface, les performances temporelles et la consommation. Le concepteur est souvent amené à trouver un compromis entre ces différentes contraintes. Dans ce cadre les méthodes de conception généralement utilisées qui sont basées sur le concept de bibliothèque de cellules standards montrent certaines limites. Il est en effet de plus en plus fréquent que les cellules disponibles dans la bibliothèque soient trop génériques. Il en résulte que les blocs générés ne sont pas optimaux soit en terme de surface, de délai ou de consommation. L'approche décrite dans ce mémoire de doctorat permet de s'affranchir de l'utilisation d'une bibliothèque de cellules pré-caractérisées. Elle est basée sur le concept original de cellule virtuelle. Ce document présente plus particulièrement l'étape relative au placement et au routage de ces cellules. Une des premières conséquences de la suppression des contraintes liées au temps de développement des bibliothèques de cellules standards est de permettre la génération et l'évaluation très rapides des performances du bloc en cours de conception. De plus le grand nombre de fonctionnalités disponibles dans la bibliothèque de cellules virtuelles et la possibilité de retailler de façon continue les transistors permettent de constituer une solution aux problèmes liés à la conception de blocs optimisés dans les technologies sous-microniques actuelles. Les premières validations ont montré que le logiciel développé, appelé I2P2, afin d'implémenter ce flot de conception présente de nombreuse applications : conception de bloc d'IP, prototypage rapide et conception de circuit spécifique (circuit asynchrone). Les premiers résultats ont montré que cette approche de conception est susceptible de conduire à des gains importants en terme de surface et de consommation tout en permettant une migration rapide vers les nouvelles technologies.
Automatic transistor level layout synthesis IC Designers are today facing more and more constraints. Designs need to be optimized in terms of timing, power and area. Designers often have to reach a trade-off between all these constraints. With the emergence of new technologies and the increasing complexity of designs, standard cell libraries, vastly used for years in industry, become less and less attractive. Most of the time, cells are too generic and not well suited to the block being created. As a result the final design is not well optimized in terms of timing, power and area. In this thesis, we introduce a methodology that avoids employing a standard cell library. It is based on an original concept called virtual cells. This document mainly presents the virtual cells placement and routing step. One of the main benefits of avoiding the time needed to develop a standard cell library is the possibility to quickly evaluate the performances of the currently designed circuit. Moreover, the high number of different logic functions in the virtual library and the continuous resizing capability for each transistor appear like a solution to design well optimized circuit for the new deep sub-micron technologies. First validations of this flow show that the associated software, called I2P2, enable a wide range of various applications: IP block conception, fast prototyping and specific circuit generation (such as asynchronous design). First results show that our approach may give significant benefits regarding timing, power and area and moreover to migrate quickly and easily from one technology to another.Directeur(s) de thèse : ROBERT M. Président du jury : RENAUDIN M. Rapporteur(s) : JACQUEMOD G.;AUGUIN M. Examinateur(s) : AUVERGNE D. Date de soutenance : 10/10/2003 Réservation
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Cote Support Localisation Section Notes Disponibilité THE-03 / 9868 Papier THESES MICRO-ELECTRONIQUE Disponible Documents numériques
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Titre : Contribution à l'Implémentation d'un FLot de Conception de Circuits Intégrés basé sur une Bibliothèque Virtuelle Type de document : texte imprimé Auteurs : A. RICHARD, Auteur Année de publication : 2003 Langues : Français (fre) Tags : SYNTHESE DE LAYOUT BIBLIOTHEQUE VIRTUELLE PROTOTYPAGE BLOC DE PROPRIETE INDUSTRIELLE SYNTHESE DE LAYOUT BIBLIOTHEQUE VIRTUELLE PROTOTYPAGE BLOC DE PROPRIETE INDUSTRIELLE LAYOUT SYNTHESIS VIRTUAL LIBRARY I.P. PROTOTYPING TRANSISTOR LEVEL GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL Index. décimale : THE Thèses de doctorat Résumé : Dans l'approche de conception dite " bibliothèque de cellules standards ", les performances et le temps de réalisation des blocs de circuits intégrés dépendent essentiellement de la composition et du délai nécessaire à l'élaboration de ces bibliothèques. Malheureusement, l'apparition de nouvelles technologies submicroniques de plus en plus performantes montre que cette méthodologie arrive à ses limites. Il est en effet de plus en plus fréquent que les cellules disponibles dans la bibliothèque apparaissent mal optimisées et trop génériques, en conséquence les blocs générés seront sub-optimaux en terme de surface, délai et/ou puissance. Nous proposons ici une nouvelle approche de conception dont le but principal et de permettre de générer et d'évaluer très rapidement les performances des blocs en cours de conception en supprimant des contraintes liées au temps de développement et au manque de flexibilité des bibliothèques de cellules standards. Les contributions de ce mémoire de doctorat sont d'une part la définition de cette nouvelle méthodologie basée sur la génération de layout au niveau transistor à partir d'un concept de " bibliothèques virtuelles ", et d'autre part l'analyse du prototype logiciel industriel qui a été développé pour évaluer la viabilité de l'approche. Le logiciel développé durant ce travail montre que l'approche proposée semble prometteuse et d'un grand intérêt, offrant la possibilité de faire un prototypage et une évaluation des performances de blocs complexes très rapidement tout en bénéficiant des innovations technologiques les plus récentes.
The time to generate complex and optimized reusable cores for modern CMOS designs is nearly always dependent on the availability of a standard cell library of the same technology. Standard cell libraries have been successfully used for years, however with the emergence of new technologies and the increasing complexity of designs, this concept becomes less and less attractive. Most of the time, cells are too generic and not well suited to the block being created. As a result the final design is not well optimized in terms of timing, power and area. We propose in this work a new approach based on transistor level layout synthesis for CMOS IP cores rapid prototyping (~100k transistors). The main goal of this innovative approach is to thereby remove the development effort and time associated with the generation of a library as well as inherent limitations concerning the lack of flexibility of the cells available in the library. The software prototype developed in this work shows that this new "virtual cell library" methodology is very promising and may give great facilities in quickly evaluating and prototyping different flavours of IP Blocks by using the latest available technology.Directeur(s) de thèse : AUVERGNE D. Président du jury : ROBERT M. Rapporteur(s) : DUFAZA C.;GUYOT A. Examinateur(s) : AZEMARD N.;JAY C. Invité(s) : SABORET Y. Date de soutenance : 23/05/2003 Contribution à l'Implémentation d'un FLot de Conception de Circuits Intégrés basé sur une Bibliothèque Virtuelle [texte imprimé] / A. RICHARD, Auteur . - 2003.
Langues : Français (fre)
Tags : SYNTHESE DE LAYOUT BIBLIOTHEQUE VIRTUELLE PROTOTYPAGE BLOC DE PROPRIETE INDUSTRIELLE SYNTHESE DE LAYOUT BIBLIOTHEQUE VIRTUELLE PROTOTYPAGE BLOC DE PROPRIETE INDUSTRIELLE LAYOUT SYNTHESIS VIRTUAL LIBRARY I.P. PROTOTYPING TRANSISTOR LEVEL GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL Index. décimale : THE Thèses de doctorat Résumé : Dans l'approche de conception dite " bibliothèque de cellules standards ", les performances et le temps de réalisation des blocs de circuits intégrés dépendent essentiellement de la composition et du délai nécessaire à l'élaboration de ces bibliothèques. Malheureusement, l'apparition de nouvelles technologies submicroniques de plus en plus performantes montre que cette méthodologie arrive à ses limites. Il est en effet de plus en plus fréquent que les cellules disponibles dans la bibliothèque apparaissent mal optimisées et trop génériques, en conséquence les blocs générés seront sub-optimaux en terme de surface, délai et/ou puissance. Nous proposons ici une nouvelle approche de conception dont le but principal et de permettre de générer et d'évaluer très rapidement les performances des blocs en cours de conception en supprimant des contraintes liées au temps de développement et au manque de flexibilité des bibliothèques de cellules standards. Les contributions de ce mémoire de doctorat sont d'une part la définition de cette nouvelle méthodologie basée sur la génération de layout au niveau transistor à partir d'un concept de " bibliothèques virtuelles ", et d'autre part l'analyse du prototype logiciel industriel qui a été développé pour évaluer la viabilité de l'approche. Le logiciel développé durant ce travail montre que l'approche proposée semble prometteuse et d'un grand intérêt, offrant la possibilité de faire un prototypage et une évaluation des performances de blocs complexes très rapidement tout en bénéficiant des innovations technologiques les plus récentes.
The time to generate complex and optimized reusable cores for modern CMOS designs is nearly always dependent on the availability of a standard cell library of the same technology. Standard cell libraries have been successfully used for years, however with the emergence of new technologies and the increasing complexity of designs, this concept becomes less and less attractive. Most of the time, cells are too generic and not well suited to the block being created. As a result the final design is not well optimized in terms of timing, power and area. We propose in this work a new approach based on transistor level layout synthesis for CMOS IP cores rapid prototyping (~100k transistors). The main goal of this innovative approach is to thereby remove the development effort and time associated with the generation of a library as well as inherent limitations concerning the lack of flexibility of the cells available in the library. The software prototype developed in this work shows that this new "virtual cell library" methodology is very promising and may give great facilities in quickly evaluating and prototyping different flavours of IP Blocks by using the latest available technology.Directeur(s) de thèse : AUVERGNE D. Président du jury : ROBERT M. Rapporteur(s) : DUFAZA C.;GUYOT A. Examinateur(s) : AZEMARD N.;JAY C. Invité(s) : SABORET Y. Date de soutenance : 23/05/2003 Réservation
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Cote Support Localisation Section Notes Disponibilité THE-03 / 9698 Papier THESES NON CLASSES Disponible Documents numériques
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