| Titre : | Test des Systèmes sur Puce : Ordonnancement et Exploration des Solutions Architecturales | | Type de document : | texte imprimé | | Auteurs : | J. POUGET, Auteur | | Année de publication : | 2002 | | Langues : | Français (fre) | | Tags : | TEST INTEGRE SYSTEMES SUR PUCE BIST TEST INTEGRE SYSTEMES SUR PUCE BIST BUILT-IN-SELF TEST SYSTEM ON A CHIP DESIGN FOR TEST GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL | | Index. décimale : | THE Thèses de doctorat | | Résumé : | Les travaux relatifs à cette thèse s'inscrivent dans le cadre du test intégré des systèmes sur puce. Plus particulièrement, une approche globale permettant de résoudre le problème de l'organisation du test des cœurs sur un système intégré est proposée. En effet, le changement de technologie (des systèmes sur carte aux systèmes sur puce) entraîne plusieurs nouveaux problèmes au niveau du test comme l'accessibilité des cœurs ou la puissance dissipée. Dans la première partie de ce manuscrit, nous présentons le contexte de l'approche ainsi qu'un état de l'art des méthodes employées pour tester les systèmes sur carte, puis les systèmes sur puce. Dans une deuxième partie, une heuristique est présentée permettant de trouver une solution au problème de l'ordonnancement des tests tout en considérant plusieurs contraintes propres aux systèmes sur puce. Enfin, l'approche globale est présentée. Elle permet une co-optimisation de l'architecture de test et de l'ordonnancement des tests. Nous détaillons l'approche exacte utilisée ainsi que les heuristiques employées pour la conception des interfaces de test.
This thesis focuses on the test of the SocS. A global approach allowing to solve the core tests organization problem on a SoC is presented. The technology mutation (from PCBs to SoCs) leads to new problems for the test like core accessibility or power dissipation. In the first part of this work, we present the approach context and a state of the art of the test methods for PCBs, and for SoCs. In a second part, a heuristic is presented, which allows to find a solution for the problem of test scheduling taking into account many specific constraints for SoCs. Finally, the global approach is presented. This method involves a co-optimization of the test architecture and the test scheduling. We detail the exact approach used and the heuristics employed to build the test architectures. | | Directeur(s) de thèse : | ROUZEYRE B. | | Président du jury : | RENOVELL M. | | Rapporteur(s) : | ROBACH C.;SENTIEYS O. | | Examinateur(s) : | GIRARD P. | | Date de soutenance : | 08/11/2002 |
Test des Systèmes sur Puce : Ordonnancement et Exploration des Solutions Architecturales [texte imprimé] / J. POUGET, Auteur . - 2002. Langues : Français ( fre) | Tags : | TEST INTEGRE SYSTEMES SUR PUCE BIST TEST INTEGRE SYSTEMES SUR PUCE BIST BUILT-IN-SELF TEST SYSTEM ON A CHIP DESIGN FOR TEST GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL | | Index. décimale : | THE Thèses de doctorat | | Résumé : | Les travaux relatifs à cette thèse s'inscrivent dans le cadre du test intégré des systèmes sur puce. Plus particulièrement, une approche globale permettant de résoudre le problème de l'organisation du test des cœurs sur un système intégré est proposée. En effet, le changement de technologie (des systèmes sur carte aux systèmes sur puce) entraîne plusieurs nouveaux problèmes au niveau du test comme l'accessibilité des cœurs ou la puissance dissipée. Dans la première partie de ce manuscrit, nous présentons le contexte de l'approche ainsi qu'un état de l'art des méthodes employées pour tester les systèmes sur carte, puis les systèmes sur puce. Dans une deuxième partie, une heuristique est présentée permettant de trouver une solution au problème de l'ordonnancement des tests tout en considérant plusieurs contraintes propres aux systèmes sur puce. Enfin, l'approche globale est présentée. Elle permet une co-optimisation de l'architecture de test et de l'ordonnancement des tests. Nous détaillons l'approche exacte utilisée ainsi que les heuristiques employées pour la conception des interfaces de test.
This thesis focuses on the test of the SocS. A global approach allowing to solve the core tests organization problem on a SoC is presented. The technology mutation (from PCBs to SoCs) leads to new problems for the test like core accessibility or power dissipation. In the first part of this work, we present the approach context and a state of the art of the test methods for PCBs, and for SoCs. In a second part, a heuristic is presented, which allows to find a solution for the problem of test scheduling taking into account many specific constraints for SoCs. Finally, the global approach is presented. This method involves a co-optimization of the test architecture and the test scheduling. We detail the exact approach used and the heuristics employed to build the test architectures. | | Directeur(s) de thèse : | ROUZEYRE B. | | Président du jury : | RENOVELL M. | | Rapporteur(s) : | ROBACH C.;SENTIEYS O. | | Examinateur(s) : | GIRARD P. | | Date de soutenance : | 08/11/2002 |
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