| Titre : | Contribution à l'Implémentation d'un FLot de Conception de Circuits Intégrés basé sur une Bibliothèque Virtuelle | | Type de document : | texte imprimé | | Auteurs : | A. RICHARD, Auteur | | Année de publication : | 2003 | | Langues : | Français (fre) | | Tags : | SYNTHESE DE LAYOUT BIBLIOTHEQUE VIRTUELLE PROTOTYPAGE BLOC DE PROPRIETE INDUSTRIELLE SYNTHESE DE LAYOUT BIBLIOTHEQUE VIRTUELLE PROTOTYPAGE BLOC DE PROPRIETE INDUSTRIELLE LAYOUT SYNTHESIS VIRTUAL LIBRARY I.P. PROTOTYPING TRANSISTOR LEVEL GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL | | Index. décimale : | THE Thèses de doctorat | | Résumé : | Dans l'approche de conception dite " bibliothèque de cellules standards ", les performances et le temps de réalisation des blocs de circuits intégrés dépendent essentiellement de la composition et du délai nécessaire à l'élaboration de ces bibliothèques. Malheureusement, l'apparition de nouvelles technologies submicroniques de plus en plus performantes montre que cette méthodologie arrive à ses limites. Il est en effet de plus en plus fréquent que les cellules disponibles dans la bibliothèque apparaissent mal optimisées et trop génériques, en conséquence les blocs générés seront sub-optimaux en terme de surface, délai et/ou puissance. Nous proposons ici une nouvelle approche de conception dont le but principal et de permettre de générer et d'évaluer très rapidement les performances des blocs en cours de conception en supprimant des contraintes liées au temps de développement et au manque de flexibilité des bibliothèques de cellules standards. Les contributions de ce mémoire de doctorat sont d'une part la définition de cette nouvelle méthodologie basée sur la génération de layout au niveau transistor à partir d'un concept de " bibliothèques virtuelles ", et d'autre part l'analyse du prototype logiciel industriel qui a été développé pour évaluer la viabilité de l'approche. Le logiciel développé durant ce travail montre que l'approche proposée semble prometteuse et d'un grand intérêt, offrant la possibilité de faire un prototypage et une évaluation des performances de blocs complexes très rapidement tout en bénéficiant des innovations technologiques les plus récentes.
The time to generate complex and optimized reusable cores for modern CMOS designs is nearly always dependent on the availability of a standard cell library of the same technology. Standard cell libraries have been successfully used for years, however with the emergence of new technologies and the increasing complexity of designs, this concept becomes less and less attractive. Most of the time, cells are too generic and not well suited to the block being created. As a result the final design is not well optimized in terms of timing, power and area. We propose in this work a new approach based on transistor level layout synthesis for CMOS IP cores rapid prototyping (~100k transistors). The main goal of this innovative approach is to thereby remove the development effort and time associated with the generation of a library as well as inherent limitations concerning the lack of flexibility of the cells available in the library. The software prototype developed in this work shows that this new "virtual cell library" methodology is very promising and may give great facilities in quickly evaluating and prototyping different flavours of IP Blocks by using the latest available technology. | | Directeur(s) de thèse : | AUVERGNE D. | | Président du jury : | ROBERT M. | | Rapporteur(s) : | DUFAZA C.;GUYOT A. | | Examinateur(s) : | AZEMARD N.;JAY C. | | Invité(s) : | SABORET Y. | | Date de soutenance : | 23/05/2003 |
Contribution à l'Implémentation d'un FLot de Conception de Circuits Intégrés basé sur une Bibliothèque Virtuelle [texte imprimé] / A. RICHARD, Auteur . - 2003. Langues : Français ( fre) | Tags : | SYNTHESE DE LAYOUT BIBLIOTHEQUE VIRTUELLE PROTOTYPAGE BLOC DE PROPRIETE INDUSTRIELLE SYNTHESE DE LAYOUT BIBLIOTHEQUE VIRTUELLE PROTOTYPAGE BLOC DE PROPRIETE INDUSTRIELLE LAYOUT SYNTHESIS VIRTUAL LIBRARY I.P. PROTOTYPING TRANSISTOR LEVEL GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL | | Index. décimale : | THE Thèses de doctorat | | Résumé : | Dans l'approche de conception dite " bibliothèque de cellules standards ", les performances et le temps de réalisation des blocs de circuits intégrés dépendent essentiellement de la composition et du délai nécessaire à l'élaboration de ces bibliothèques. Malheureusement, l'apparition de nouvelles technologies submicroniques de plus en plus performantes montre que cette méthodologie arrive à ses limites. Il est en effet de plus en plus fréquent que les cellules disponibles dans la bibliothèque apparaissent mal optimisées et trop génériques, en conséquence les blocs générés seront sub-optimaux en terme de surface, délai et/ou puissance. Nous proposons ici une nouvelle approche de conception dont le but principal et de permettre de générer et d'évaluer très rapidement les performances des blocs en cours de conception en supprimant des contraintes liées au temps de développement et au manque de flexibilité des bibliothèques de cellules standards. Les contributions de ce mémoire de doctorat sont d'une part la définition de cette nouvelle méthodologie basée sur la génération de layout au niveau transistor à partir d'un concept de " bibliothèques virtuelles ", et d'autre part l'analyse du prototype logiciel industriel qui a été développé pour évaluer la viabilité de l'approche. Le logiciel développé durant ce travail montre que l'approche proposée semble prometteuse et d'un grand intérêt, offrant la possibilité de faire un prototypage et une évaluation des performances de blocs complexes très rapidement tout en bénéficiant des innovations technologiques les plus récentes.
The time to generate complex and optimized reusable cores for modern CMOS designs is nearly always dependent on the availability of a standard cell library of the same technology. Standard cell libraries have been successfully used for years, however with the emergence of new technologies and the increasing complexity of designs, this concept becomes less and less attractive. Most of the time, cells are too generic and not well suited to the block being created. As a result the final design is not well optimized in terms of timing, power and area. We propose in this work a new approach based on transistor level layout synthesis for CMOS IP cores rapid prototyping (~100k transistors). The main goal of this innovative approach is to thereby remove the development effort and time associated with the generation of a library as well as inherent limitations concerning the lack of flexibility of the cells available in the library. The software prototype developed in this work shows that this new "virtual cell library" methodology is very promising and may give great facilities in quickly evaluating and prototyping different flavours of IP Blocks by using the latest available technology. | | Directeur(s) de thèse : | AUVERGNE D. | | Président du jury : | ROBERT M. | | Rapporteur(s) : | DUFAZA C.;GUYOT A. | | Examinateur(s) : | AZEMARD N.;JAY C. | | Invité(s) : | SABORET Y. | | Date de soutenance : | 23/05/2003 |
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