| Titre : | Etude de la Distribution des Contraintes Temporelles dans un Flot de Conception Hiérarchique de Circuits Intégrés | | Type de document : | texte imprimé | | Auteurs : | O. OMEDES, Auteur | | Année de publication : | 2004 | | Langues : | Français (fre) | | Tags : | FLOT HIERARCHIQUE CONVERGENCE TEMPORELLE BUDGETISATION CAO CIRCUITS INTEGRES CMOS STUDY OF TIMING CONSTRAINTS ALLOCATION IN AN INTEGRATED CIRCUIT HIERARCHICAL FLOW HIERARCHICAL FLOW TIMING CLOSURE CONSTRAINTS BUDGETING CAD CMOS INTEGRATED CIRCUIT GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL | | Index. décimale : | THE Thèses de doctorat | | Résumé : | Les technologies de conception et de fabrication des circuits intégrés, permettent de réaliser aujourd'hui des systèmes microélectroniques complexes intégrés sur une même puce, d'une complexité de plusieurs centaines de millions de transistors dans des technologies CMOS submicroniques. Cet accroissement de la complexité des circuits joint à une demande constante de réduction des temps de mise sur le marché, s'est traduit par une évolutions majeure du flot de conception : l'approche hiérarchique, qui consiste à subdiviser physiquement le circuit. Les blocs ainsi obtenus sont alors optimisés en parallèle avant d'être ré-assemblés au niveau du circuit. Afin de piloter les différents algorithmes mis en jeu dans les outils de CAO, il est nécessaire de spécifier des contraintes locales pour chacun de ces blocs. L'étape qui consiste à dériver ces contraintes locales a partir des contraintes du circuit est appelée " budgétisation". Dans la littérature, plusieurs approches de " budgétisation " ont été proposées pour adresser des problèmes tes que le placement ou le routage. Ces approches ont alors été reprises pour piloter un flot d'optimisation hiérarchique sans prendre en compte une des spécificités majeures de ce flot : la forte flexibilité de la logique. En effet, contrairement a ce qui se passe pour une étape de placement physique, dans une étape d'optimisation, la structure du circuit est susceptible de largement évoluer. Cette thèse propose une nouvelle approche de " budgétisation " qui prend en compte cette flexibilité pour piloter des optimisations temporelles de blocs dans un flot de conception hiérarchique. Testée sur des circuits complexes et dans un flot de conception industriel, cette approche a montré une bonne convergence temporelle tout en conservant les forts gains en terme de ressources matérielles (CPU et mémoire) obtenus en utilisant un flot hiérarchique
With deep submicron technologies, designers get the possibility to create multi-millions transistors circuits which operates at very high frequencies. This complexity increase, coupled with a constant demand to lower the time to market, led to a major evolution of the design conception flow: the hierarchical approach. This approach consists in physically partitioning the design in blocks, concurrently out of context optimizing these blocks, and re-assembling these blocks. In order to correctly drive this out of context optimization, local constraints for the block are required. A step, called "constraints budgeting", consists in deriving these local constraints from the circuit top level constraints. In the literature, several budgeting approaches have been proposed to address placement or routing problems. Those approaches have then been used to drive hierarchical optimization flows without taking into account a majour specificity of this kind of flow: the highly flexible state of the initial netlist. Indeed, as opposed to placement and routing, timing optimization algorithms deeply modify the structure of the design. This thesis proposes an new budgeting approach which takes into account this flexibility to drive timing optimizations of blocks in a hierarchical flow. Tested on industrial designs and flow, this approach has showed up a good timing convergence of the flow while keeping the high CPU and memory gains obtained using a hierarchical flow. | | Directeur(s) de thèse : | ROBERT M. | | Président du jury : | AUVERGNE D. | | Rapporteur(s) : | PIGUET C.;PETROT F. | | Examinateur(s) : | RAMDANI M.;NAUTS C. | | Invité(s) : | GINETTI A.;SILVE F. | | Date de soutenance : | 19/10/2004 |
Etude de la Distribution des Contraintes Temporelles dans un Flot de Conception Hiérarchique de Circuits Intégrés [texte imprimé] / O. OMEDES, Auteur . - 2004. Langues : Français ( fre) | Tags : | FLOT HIERARCHIQUE CONVERGENCE TEMPORELLE BUDGETISATION CAO CIRCUITS INTEGRES CMOS STUDY OF TIMING CONSTRAINTS ALLOCATION IN AN INTEGRATED CIRCUIT HIERARCHICAL FLOW HIERARCHICAL FLOW TIMING CLOSURE CONSTRAINTS BUDGETING CAD CMOS INTEGRATED CIRCUIT GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL | | Index. décimale : | THE Thèses de doctorat | | Résumé : | Les technologies de conception et de fabrication des circuits intégrés, permettent de réaliser aujourd'hui des systèmes microélectroniques complexes intégrés sur une même puce, d'une complexité de plusieurs centaines de millions de transistors dans des technologies CMOS submicroniques. Cet accroissement de la complexité des circuits joint à une demande constante de réduction des temps de mise sur le marché, s'est traduit par une évolutions majeure du flot de conception : l'approche hiérarchique, qui consiste à subdiviser physiquement le circuit. Les blocs ainsi obtenus sont alors optimisés en parallèle avant d'être ré-assemblés au niveau du circuit. Afin de piloter les différents algorithmes mis en jeu dans les outils de CAO, il est nécessaire de spécifier des contraintes locales pour chacun de ces blocs. L'étape qui consiste à dériver ces contraintes locales a partir des contraintes du circuit est appelée " budgétisation". Dans la littérature, plusieurs approches de " budgétisation " ont été proposées pour adresser des problèmes tes que le placement ou le routage. Ces approches ont alors été reprises pour piloter un flot d'optimisation hiérarchique sans prendre en compte une des spécificités majeures de ce flot : la forte flexibilité de la logique. En effet, contrairement a ce qui se passe pour une étape de placement physique, dans une étape d'optimisation, la structure du circuit est susceptible de largement évoluer. Cette thèse propose une nouvelle approche de " budgétisation " qui prend en compte cette flexibilité pour piloter des optimisations temporelles de blocs dans un flot de conception hiérarchique. Testée sur des circuits complexes et dans un flot de conception industriel, cette approche a montré une bonne convergence temporelle tout en conservant les forts gains en terme de ressources matérielles (CPU et mémoire) obtenus en utilisant un flot hiérarchique
With deep submicron technologies, designers get the possibility to create multi-millions transistors circuits which operates at very high frequencies. This complexity increase, coupled with a constant demand to lower the time to market, led to a major evolution of the design conception flow: the hierarchical approach. This approach consists in physically partitioning the design in blocks, concurrently out of context optimizing these blocks, and re-assembling these blocks. In order to correctly drive this out of context optimization, local constraints for the block are required. A step, called "constraints budgeting", consists in deriving these local constraints from the circuit top level constraints. In the literature, several budgeting approaches have been proposed to address placement or routing problems. Those approaches have then been used to drive hierarchical optimization flows without taking into account a majour specificity of this kind of flow: the highly flexible state of the initial netlist. Indeed, as opposed to placement and routing, timing optimization algorithms deeply modify the structure of the design. This thesis proposes an new budgeting approach which takes into account this flexibility to drive timing optimizations of blocks in a hierarchical flow. Tested on industrial designs and flow, this approach has showed up a good timing convergence of the flow while keeping the high CPU and memory gains obtained using a hierarchical flow. | | Directeur(s) de thèse : | ROBERT M. | | Président du jury : | AUVERGNE D. | | Rapporteur(s) : | PIGUET C.;PETROT F. | | Examinateur(s) : | RAMDANI M.;NAUTS C. | | Invité(s) : | GINETTI A.;SILVE F. | | Date de soutenance : | 19/10/2004 |
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