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Test de Pannes Temporelles dans les Circuits Programmables de Type FPGA-SRAM / O. HERON

Public ISBD Titre : Test de Pannes Temporelles dans les Circuits Programmables de Type FPGA-SRAM Type de document : texte imprimé Auteurs : O. HERON, Auteur Année de publication : 2004 Langues : Français (fre) Tags : CIRCUITS PROGRAMMABLES  FPGA  PANNES TEMPORELLES  TEST  TEST INTEGRE DELAY FAULT TESTING IN-SRAM-BASED FPGAS  PROGRAMMABLE CIRCUITS  FPGA  DELAY FAULTS  TEST  BUILT-IN SELF TEST (BIST)  GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL Index. décimale : THE Thèses de doctorat Résumé : Cette thèse propose une méthode de test de pannes temporelles adaptée aux circuits programmables de type FPGA. La méthode proposée se place en complément des autres techniques publiées dans le domaine du test des FPGA visant à tester des pannes temporelles sur les interconnexions configurables. Elle cible en effet les pannes temporelles affectant les cellules logiques programmables (LUT). La démarche suivie dans cette étude peut se diviser en deux parties. Dans la première partie sont définies tout d'abord les conditions de test des pannes temporelles dans une LUT indépendante. Ces conditions sont obtenues à partir d' une série d'analyses électriques effectuées sur une LUT. Dans ce processus d' analyse, un modèle de panne temporelle particulier est également élaboré sur la base des résultats obtenus. Dans la deuxième partie sont présentées les configurations de test et la séquence de vecteurs de test permettant le test de pannes temporelles dans toutes les LUT du circuit FPGA. Cette phase d'étude a donné lieu au développement d' une architecture de test utilisant un nombre de configurations de test égal à celui déterminé pour une LUT indépendante. Ce résultat significatif assure ainsi un temps de test minimal et nettement inférieur à celui obtenu a l' aide d'approches utilisées habituellement dans l' industrie. Cette architecture de test a fait l' objet d' une série de validation sur le cas concret du circuit FPGA Virtex de Xilinx. En complément de cette étude, une architecture de test intégré a était développée et implantée dans le Virtex. This thesis proposes a test method enabling the delay fault testing in FPGA circuits. This test method can be viewed as a complement approach to those published in the literature. These approaches mainly focus on the delay faults occurring on the configurable interconnections while the proposed method focuses on the delay faults occurring in the configurable logic blocks (LUT). The test method can be divided in two parts. Firstly, it is defined the requirements for testing delay faults in an isolated LUT. These requirements are obtained from several timing simulations performed on a LUT. From results, it is also developed a particular delay fault model. Secondly, it is presented the test configurations and the test sequence allowing the test of every delay fault in all the LUTs of a given FPGA. As a result, a special architecture has been proposed in which the number of test configurations is equal to that determined in an isolated LUT. This significant result guarantees a minimal test time, very less than that obtained with classical approaches, which are commonly used by the manufacturers. To validate the solution, several logical simulations have been performed in a commercial FPGA: the Virtex from Xilinx. As an extension, a Built-In Self Test architecture has been also proposed and implemented in the Virtex. Directeur(s) de thèse : PRAVOSSOUDOVITCH S. Président du jury : RENOVELL M. Rapporteur(s) : DANTO Y.;GIAMBIASI N. Examinateur(s) : GIRARD P.;PORTAL J.M. Date de soutenance : 08/11/2004 Test de Pannes Temporelles dans les Circuits Programmables de Type FPGA-SRAM [texte imprimé] / O. HERON, Auteur . - 2004. Langues : Français (fre) Tags : CIRCUITS PROGRAMMABLES  FPGA  PANNES TEMPORELLES  TEST  TEST INTEGRE DELAY FAULT TESTING IN-SRAM-BASED FPGAS  PROGRAMMABLE CIRCUITS  FPGA  DELAY FAULTS  TEST  BUILT-IN SELF TEST (BIST)  GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL Index. décimale : THE Thèses de doctorat Résumé : Cette thèse propose une méthode de test de pannes temporelles adaptée aux circuits programmables de type FPGA. La méthode proposée se place en complément des autres techniques publiées dans le domaine du test des FPGA visant à tester des pannes temporelles sur les interconnexions configurables. Elle cible en effet les pannes temporelles affectant les cellules logiques programmables (LUT). La démarche suivie dans cette étude peut se diviser en deux parties. Dans la première partie sont définies tout d'abord les conditions de test des pannes temporelles dans une LUT indépendante. Ces conditions sont obtenues à partir d' une série d'analyses électriques effectuées sur une LUT. Dans ce processus d' analyse, un modèle de panne temporelle particulier est également élaboré sur la base des résultats obtenus. Dans la deuxième partie sont présentées les configurations de test et la séquence de vecteurs de test permettant le test de pannes temporelles dans toutes les LUT du circuit FPGA. Cette phase d'étude a donné lieu au développement d' une architecture de test utilisant un nombre de configurations de test égal à celui déterminé pour une LUT indépendante. Ce résultat significatif assure ainsi un temps de test minimal et nettement inférieur à celui obtenu a l' aide d'approches utilisées habituellement dans l' industrie. Cette architecture de test a fait l' objet d' une série de validation sur le cas concret du circuit FPGA Virtex de Xilinx. En complément de cette étude, une architecture de test intégré a était développée et implantée dans le Virtex. This thesis proposes a test method enabling the delay fault testing in FPGA circuits. This test method can be viewed as a complement approach to those published in the literature. These approaches mainly focus on the delay faults occurring on the configurable interconnections while the proposed method focuses on the delay faults occurring in the configurable logic blocks (LUT). The test method can be divided in two parts. Firstly, it is defined the requirements for testing delay faults in an isolated LUT. These requirements are obtained from several timing simulations performed on a LUT. From results, it is also developed a particular delay fault model. Secondly, it is presented the test configurations and the test sequence allowing the test of every delay fault in all the LUTs of a given FPGA. As a result, a special architecture has been proposed in which the number of test configurations is equal to that determined in an isolated LUT. This significant result guarantees a minimal test time, very less than that obtained with classical approaches, which are commonly used by the manufacturers. To validate the solution, several logical simulations have been performed in a commercial FPGA: the Virtex from Xilinx. As an extension, a Built-In Self Test architecture has been also proposed and implemented in the Virtex. Directeur(s) de thèse : PRAVOSSOUDOVITCH S. Président du jury : RENOVELL M. Rapporteur(s) : DANTO Y.;GIAMBIASI N. Examinateur(s) : GIRARD P.;PORTAL J.M. Date de soutenance : 08/11/2004

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THE-04 / 11552	Papier	THESES	NON CLASSES		Disponible

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