| Titre : | Utilisation Pratique du Reset Partiel : Initialisation pour le Test Intégré de Circuits Fortement Séquentiels | | Type de document : | texte imprimé | | Auteurs : | I. VOGEL, Auteur | | Année de publication : | 2002 | | Langues : | Français (fre) | | Tags : | TEST INTEGRE TEST PSEUDO-ALEATOIRE PROCESSEUR FORTEMENT PIPELINES INITIALISATION FONCTIONNELLE INITIALISATION STRUCTURELLE RESET PARTIEL TEST INTEGRE TEST PSEUDO-ALEATOIRE PROCESSEUR FORTEMENT PIPELINES INITIALISATION FONCTIONNELLE INITIALISATION STRUCTURELLE RESET PARTIEL BUILT-IN-SELF-TEST PSEUDO-RANDOM TEST HIGHLY PIPELINED PROCESSORS FUNCTIONNAL INITIALIZATION STRUCTURAL INITIALIZATION STRUCTURAL INITIALIZATION PARTIAL RESET GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL | | Index. décimale : | THE Thèses de doctorat | | Résumé : | Lors du test intégré d'un circuit séquentiel, ses réponses, compactées et appelées signatures, doivent être comparées avec les réponses attendues calculées par simulation. Le problème est que deux circuits séquentiels ayant un état initial (état des ses bascules) différent produiront des signatures différentes et ce, même s'ils sont stimulés par la même séquence de vecteurs de test. Il est donc nécessaire de contrôler l'état initial d'un circuit avant l'application d'une procédure de test. Par ailleurs, puisqu'il s'agit d'un test intégré, seules des séquences pseudo-aléatoires générées par un LFSR, peuvent être appliquées au circuit ce qui rend impossible l'utilisation de séquences d'initialisation fonctionnelles. En vue d'améliorer la qualité du test intégré, le scan complet est une technique couramment employée. Elle permet également d'initialiser facilement les circuits. Néanmoins, dans le cas de circuits bien précis tels que les processeurs, et à cause de l'utilisation intensive d'étages de pipeline, cette technique n'est pas envisageable. En effet, le faible ratio combinatoire / séquentiel impliquerait une dégradation considérable des performances du circuit. Après une présentation du type de circuits ciblés (processeurs fortement pipelines), de la méthode de test employée et un état de l'art des techniques d'initialisation, nous proposons une technique basée sur du reset partiel permettant de garantir une initialisation à moindre coût.
In a BIST (Built-In-Self-Test) context, we have to compare the circuit's responses (compacted as a signature) with the expected responses calculated by simulation. The problem is that two sequential circuits starting from different initial states produce different signatures even if they are stimulated by the same test sequence. That is why the initial state of a circuit must be controlled before running the test procedure. Note that it may not be possible to use functional sequences for initialization. Full scan is the most widely accepted and used DFT approach for sequential machines in order to improve fault coverage in BIST. It is also a very helpful technique for initializing sequential circuits. Nevertheless, in dedicated cases such as processors, and because of the intensive use of pipeline stages, it cannot be used mainly due to its performance penalties. In this case, full scan approach has to be replaced by partial scan. Partial scan is a lower cost solution that keeps the scan overhead low and limits the impact of the DFT technique on the circuit performances. However, partial scan does not provide the same features as full scan on circuit initialization. We propose a low cost partial reset technique to solve the initialization problem of partially scanned sequential circuits. | | Directeur(s) de thèse : | LANDRAULT C. | | Président du jury : | PRAVOSSOUDOVITCH S. | | Rapporteur(s) : | ROBACH C.;HELLEBRAND S. | | Date de soutenance : | 20/12/2002 |
Utilisation Pratique du Reset Partiel : Initialisation pour le Test Intégré de Circuits Fortement Séquentiels [texte imprimé] / I. VOGEL, Auteur . - 2002. Langues : Français ( fre) | Tags : | TEST INTEGRE TEST PSEUDO-ALEATOIRE PROCESSEUR FORTEMENT PIPELINES INITIALISATION FONCTIONNELLE INITIALISATION STRUCTURELLE RESET PARTIEL TEST INTEGRE TEST PSEUDO-ALEATOIRE PROCESSEUR FORTEMENT PIPELINES INITIALISATION FONCTIONNELLE INITIALISATION STRUCTURELLE RESET PARTIEL BUILT-IN-SELF-TEST PSEUDO-RANDOM TEST HIGHLY PIPELINED PROCESSORS FUNCTIONNAL INITIALIZATION STRUCTURAL INITIALIZATION STRUCTURAL INITIALIZATION PARTIAL RESET GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL | | Index. décimale : | THE Thèses de doctorat | | Résumé : | Lors du test intégré d'un circuit séquentiel, ses réponses, compactées et appelées signatures, doivent être comparées avec les réponses attendues calculées par simulation. Le problème est que deux circuits séquentiels ayant un état initial (état des ses bascules) différent produiront des signatures différentes et ce, même s'ils sont stimulés par la même séquence de vecteurs de test. Il est donc nécessaire de contrôler l'état initial d'un circuit avant l'application d'une procédure de test. Par ailleurs, puisqu'il s'agit d'un test intégré, seules des séquences pseudo-aléatoires générées par un LFSR, peuvent être appliquées au circuit ce qui rend impossible l'utilisation de séquences d'initialisation fonctionnelles. En vue d'améliorer la qualité du test intégré, le scan complet est une technique couramment employée. Elle permet également d'initialiser facilement les circuits. Néanmoins, dans le cas de circuits bien précis tels que les processeurs, et à cause de l'utilisation intensive d'étages de pipeline, cette technique n'est pas envisageable. En effet, le faible ratio combinatoire / séquentiel impliquerait une dégradation considérable des performances du circuit. Après une présentation du type de circuits ciblés (processeurs fortement pipelines), de la méthode de test employée et un état de l'art des techniques d'initialisation, nous proposons une technique basée sur du reset partiel permettant de garantir une initialisation à moindre coût.
In a BIST (Built-In-Self-Test) context, we have to compare the circuit's responses (compacted as a signature) with the expected responses calculated by simulation. The problem is that two sequential circuits starting from different initial states produce different signatures even if they are stimulated by the same test sequence. That is why the initial state of a circuit must be controlled before running the test procedure. Note that it may not be possible to use functional sequences for initialization. Full scan is the most widely accepted and used DFT approach for sequential machines in order to improve fault coverage in BIST. It is also a very helpful technique for initializing sequential circuits. Nevertheless, in dedicated cases such as processors, and because of the intensive use of pipeline stages, it cannot be used mainly due to its performance penalties. In this case, full scan approach has to be replaced by partial scan. Partial scan is a lower cost solution that keeps the scan overhead low and limits the impact of the DFT technique on the circuit performances. However, partial scan does not provide the same features as full scan on circuit initialization. We propose a low cost partial reset technique to solve the initialization problem of partially scanned sequential circuits. | | Directeur(s) de thèse : | LANDRAULT C. | | Président du jury : | PRAVOSSOUDOVITCH S. | | Rapporteur(s) : | ROBACH C.;HELLEBRAND S. | | Date de soutenance : | 20/12/2002 |
|
Affiner la recherche Interroger des sources externesUtilisation Pratique du Reset Partiel : Initialisation pour le Test Intégré de Circuits Fortement Séquentiels / I. VOGEL
