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Affiner la recherche Interroger des sources externesAnalyse et Amélioration de la Logique Double Rail pour la Conception de Circuits Sécurisés / A. RAZAFINDRAIBE
Titre : Analyse et Amélioration de la Logique Double Rail pour la Conception de Circuits Sécurisés Type de document : texte imprimé Auteurs : A. RAZAFINDRAIBE, Auteur Année de publication : 2006 Langues : Français (fre) Tags : CRYPTOGRAPHIE CARTE A PUCE SIDE CHANNEL ATTACKS DPA LOGIQUE DOUBLE RAIL CIRCUIT ASYNCHRONE BIBLIOTHEQUE CMOS SPECIFIQUE GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL Index. décimale : THE Thèses de doctorat Résumé : Dans le domaine de la conception de circuits sécurisés (cartes à puce) et plus particulièrement des circuits robustes aux attaques par canaux cachés, la logique double rail apparaît comme une alternative intéressante à la logique statique CMOS. En effet, le codage associé à ce style de logique offre la possibilité d'équilibrer la consommation rendant ainsi impossible les attaques différentielles en consommation (DPA). Partant de ce constat, dans cette thèse, nous nous sommes focalisés sur l'analyse des atouts et faiblesses de la logique double rail et surtout à son amélioration. Directeur(s) de thèse : ROBERT M. Co-directeur(s) de thèse : RENAUDIN M. Président du jury : CAMBON G. Rapporteur(s) : PIGUET C.;SICARD E. Examinateur(s) : MAURINE P.;RIGAUD J.B.;SONZOGNI J. Date de soutenance : 27/11/2006 Analyse et Amélioration de la Logique Double Rail pour la Conception de Circuits Sécurisés [texte imprimé] / A. RAZAFINDRAIBE, Auteur . - 2006.
Langues : Français (fre)
Tags : CRYPTOGRAPHIE CARTE A PUCE SIDE CHANNEL ATTACKS DPA LOGIQUE DOUBLE RAIL CIRCUIT ASYNCHRONE BIBLIOTHEQUE CMOS SPECIFIQUE GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL Index. décimale : THE Thèses de doctorat Résumé : Dans le domaine de la conception de circuits sécurisés (cartes à puce) et plus particulièrement des circuits robustes aux attaques par canaux cachés, la logique double rail apparaît comme une alternative intéressante à la logique statique CMOS. En effet, le codage associé à ce style de logique offre la possibilité d'équilibrer la consommation rendant ainsi impossible les attaques différentielles en consommation (DPA). Partant de ce constat, dans cette thèse, nous nous sommes focalisés sur l'analyse des atouts et faiblesses de la logique double rail et surtout à son amélioration. Directeur(s) de thèse : ROBERT M. Co-directeur(s) de thèse : RENAUDIN M. Président du jury : CAMBON G. Rapporteur(s) : PIGUET C.;SICARD E. Examinateur(s) : MAURINE P.;RIGAUD J.B.;SONZOGNI J. Date de soutenance : 27/11/2006 Réservation
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Cote Support Localisation Section Notes Disponibilité THE-06 / 13185 Non renseigné THESES NON CLASSES Disponible 
Titre : Conception en Vue du Test de Circuits Sécurisés Type de document : texte imprimé Auteurs : David HELY, Auteur Année de publication : 2005 Langues : Français (fre) Tags : CONCEPTION EN VUE DU TEST CARTE A PUCE CONCEPTION EN VUE DU TEST CARTE A PUCE SECURITE SCAN GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL Index. décimale : THE Thèses de doctorat Résumé : Les cartes à puces sont de plus en plus utilisées pour effectuer des opérations sur des données sensibles. Leurs applications sont nombreuses, comme par exemple l'identification de personnes ou la gestion de transactions financières. Ces circuits sont conçus de façon à rendre difficile leur utilisation par des personnes non autorisées. Comme tout autre produit électronique, un circuit sécurisé doit être testé afin de ne pas livrer des pièces supposées robustes sur lesquelles pourraient apparaître des failles sécuritaires induites par des problèmes de fabrication. Néanmoins, alors que la problématique de la sécurité se résout en limitant l'observabilité des données internes et la contrôlabilité du dispositif, la nécessité de tester des circuits intégrés conduit habituellement les concepteurs à rendre le dispositif parfaitement contrôlable et observable. Les contraintes de testabilité et de sécurité dans un même produit sont donc à priori contradictoires. L'objectif de ce travail a donc été de proposer et d'évaluer des méthodes de test adaptées aux circuits sécurisés. En particulier, nous nous sommes intéressés à la technique du scan qui est sans doute l'une des techniques les plus efficaces pour les circuits numériques. Tout d'abord, les vulnérabilités induites par la techique du scan sont évaluées. Ensuite, plusieurs solutions sécurisant cette technique sont proposées. Enfin, l'efficacité de ces contre-mesures est évaluée ainsi que leur facilité d'intégration dans un flot de conception industriel. Directeur(s) de thèse : ROUZEYRE B. Co-directeur(s) de thèse : BANCEL F.;FLOTTES M.L. Président du jury : BAJARD J.C. Rapporteur(s) : LEVEUGLE R.;SENTIEYS O. Date de soutenance : 02/12/2005 Conception en Vue du Test de Circuits Sécurisés [texte imprimé] / David HELY, Auteur . - 2005.
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Tags : CONCEPTION EN VUE DU TEST CARTE A PUCE CONCEPTION EN VUE DU TEST CARTE A PUCE SECURITE SCAN GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL Index. décimale : THE Thèses de doctorat Résumé : Les cartes à puces sont de plus en plus utilisées pour effectuer des opérations sur des données sensibles. Leurs applications sont nombreuses, comme par exemple l'identification de personnes ou la gestion de transactions financières. Ces circuits sont conçus de façon à rendre difficile leur utilisation par des personnes non autorisées. Comme tout autre produit électronique, un circuit sécurisé doit être testé afin de ne pas livrer des pièces supposées robustes sur lesquelles pourraient apparaître des failles sécuritaires induites par des problèmes de fabrication. Néanmoins, alors que la problématique de la sécurité se résout en limitant l'observabilité des données internes et la contrôlabilité du dispositif, la nécessité de tester des circuits intégrés conduit habituellement les concepteurs à rendre le dispositif parfaitement contrôlable et observable. Les contraintes de testabilité et de sécurité dans un même produit sont donc à priori contradictoires. L'objectif de ce travail a donc été de proposer et d'évaluer des méthodes de test adaptées aux circuits sécurisés. En particulier, nous nous sommes intéressés à la technique du scan qui est sans doute l'une des techniques les plus efficaces pour les circuits numériques. Tout d'abord, les vulnérabilités induites par la techique du scan sont évaluées. Ensuite, plusieurs solutions sécurisant cette technique sont proposées. Enfin, l'efficacité de ces contre-mesures est évaluée ainsi que leur facilité d'intégration dans un flot de conception industriel. Directeur(s) de thèse : ROUZEYRE B. Co-directeur(s) de thèse : BANCEL F.;FLOTTES M.L. Président du jury : BAJARD J.C. Rapporteur(s) : LEVEUGLE R.;SENTIEYS O. Date de soutenance : 02/12/2005 Réservation
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Cote Support Localisation Section Notes Disponibilité THE-05 / 12869 Papier THESES NON CLASSES Disponible Documents numériques
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Titre : Test Intégré de Circuits Cryptographiques Type de document : texte imprimé Auteurs : Marion DOULCIER, Auteur Année de publication : 2008 Langues : Français (fre) Tags : TEST INTEGRE CARTE A PUCE CRYPTOGRAPHIE AUTOTEST TEST EN LIGNE BUILT-IN SELF TEST SMARTCARD CRYPTOGRAPHY SELF TEST ON-LINE TEST GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL Index. décimale : THE Thèses de doctorat Résumé : Parce que les architectures de test classiques visent principalement à accroître la contrôlabilité et l'observabilité des données manipulées par le système matériel, elles sont identifiées comme sources potentielles de manipulations frauduleuses lorsqu'elles sont mises en oeuvre dans des systèmes traitant de sécurité numérique. Les dispositifs sécurisés demandent donc de développer des moyens de test adaptés. Ce rapport de thèse présente des solutions de test pour systèmes intégrés de chiffrement en s'attachant à la fois aux tests exécutés en fin de production ou en maintenance, et aux tests effectués en cours du fonctionnement. En ce qui concerne les tests exécutés hors fonctionnement normal, l'approche préconisée s'appuie sur un autotest intégré. Il présente les avantages cumulés de limiter l'accès aux moyens de test intégrés au système, il préserve donc la sécurité des données, d'effectuer un test de qualité, il garantit donc un bon fonctionnement du système, et enfin de ne demander que très peu de ressources additionnelles. Profitant des propriétés inhérentes aux algorithmes de chiffrement (diffusion, confusion, itération) et des implantations matérielles qui en découlent (architectures rebouclées), des solutions d'autotest sont proposées pour des coeurs DES et AES. Il est aussi démontré comment les réutiliser pour générer les vecteurs de test d'autres ressources matérielles du système et analyser leurs réponses. Pour ce qui concerne les tests exécutés en cours de fonctionnement, l'architecture particulière des coeurs de chiffrement est à nouveau mise à profit pour de la détection de fautes en ligne basée sur de la redondance d'information ou de matériel.
Because the conventional test architectures are mainly designed to increase the controllability and observability of the signals, they are identified as potential sources of attacks when implemented in systems dealing with digital security. It is then necessary to develop appropriate test methods. This thesis presents test solutions for encryption systems focusing on both tests performed at the end of production or maintenance, and tests carried out during the mission mode. Regarding off-line tests performed after production or in-situ, the approach relies on an integrated self-test schemes. It presents the combined advantages of limiting the access to internal data, and thus preserves data security, conducting a test of high quality, thus it guarantees the proper system behavior, and finally requiring only very little additional resources. Taking advantage of inherent properties of encryption algorithms (diffusion, confusion, iteration) and their physical implementations (feedback architectures), self-test solutions are proposed for DES and AES cores. It is also demonstrated how such crypto-cores can be used as test resources for other cores in the system. Regarding the tests performed during the functional mode, the proposed approach allows the detection of faults using different forms of duplication (information or hardware redundancies).**Directeur(s) de thèse : ROUZEYRE B. Co-directeur(s) de thèse : FLOTTES M.L. Rapporteur(s) : SENTIEYS M.;LEVEUGLE M. Examinateur(s) : TORRES L.;TRIA M. Date de soutenance : 24/11/2008 Test Intégré de Circuits Cryptographiques [texte imprimé] / Marion DOULCIER, Auteur . - 2008.
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Tags : TEST INTEGRE CARTE A PUCE CRYPTOGRAPHIE AUTOTEST TEST EN LIGNE BUILT-IN SELF TEST SMARTCARD CRYPTOGRAPHY SELF TEST ON-LINE TEST GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL Index. décimale : THE Thèses de doctorat Résumé : Parce que les architectures de test classiques visent principalement à accroître la contrôlabilité et l'observabilité des données manipulées par le système matériel, elles sont identifiées comme sources potentielles de manipulations frauduleuses lorsqu'elles sont mises en oeuvre dans des systèmes traitant de sécurité numérique. Les dispositifs sécurisés demandent donc de développer des moyens de test adaptés. Ce rapport de thèse présente des solutions de test pour systèmes intégrés de chiffrement en s'attachant à la fois aux tests exécutés en fin de production ou en maintenance, et aux tests effectués en cours du fonctionnement. En ce qui concerne les tests exécutés hors fonctionnement normal, l'approche préconisée s'appuie sur un autotest intégré. Il présente les avantages cumulés de limiter l'accès aux moyens de test intégrés au système, il préserve donc la sécurité des données, d'effectuer un test de qualité, il garantit donc un bon fonctionnement du système, et enfin de ne demander que très peu de ressources additionnelles. Profitant des propriétés inhérentes aux algorithmes de chiffrement (diffusion, confusion, itération) et des implantations matérielles qui en découlent (architectures rebouclées), des solutions d'autotest sont proposées pour des coeurs DES et AES. Il est aussi démontré comment les réutiliser pour générer les vecteurs de test d'autres ressources matérielles du système et analyser leurs réponses. Pour ce qui concerne les tests exécutés en cours de fonctionnement, l'architecture particulière des coeurs de chiffrement est à nouveau mise à profit pour de la détection de fautes en ligne basée sur de la redondance d'information ou de matériel.
Because the conventional test architectures are mainly designed to increase the controllability and observability of the signals, they are identified as potential sources of attacks when implemented in systems dealing with digital security. It is then necessary to develop appropriate test methods. This thesis presents test solutions for encryption systems focusing on both tests performed at the end of production or maintenance, and tests carried out during the mission mode. Regarding off-line tests performed after production or in-situ, the approach relies on an integrated self-test schemes. It presents the combined advantages of limiting the access to internal data, and thus preserves data security, conducting a test of high quality, thus it guarantees the proper system behavior, and finally requiring only very little additional resources. Taking advantage of inherent properties of encryption algorithms (diffusion, confusion, iteration) and their physical implementations (feedback architectures), self-test solutions are proposed for DES and AES cores. It is also demonstrated how such crypto-cores can be used as test resources for other cores in the system. Regarding the tests performed during the functional mode, the proposed approach allows the detection of faults using different forms of duplication (information or hardware redundancies).**Directeur(s) de thèse : ROUZEYRE B. Co-directeur(s) de thèse : FLOTTES M.L. Rapporteur(s) : SENTIEYS M.;LEVEUGLE M. Examinateur(s) : TORRES L.;TRIA M. Date de soutenance : 24/11/2008 Réservation
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Cote Support Localisation Section Notes Disponibilité THE-08 / 13623 Non renseigné THESES NON CLASSES Disponible
