| Titre : | Test Faible Consommation des Circuits munis de Chaînes de SCAN | | Type de document : | texte imprimé | | Auteurs : | Y. BONHOMME, Auteur | | Année de publication : | 2003 | | Langues : | Français (fre) | | Tags : | TEST FAIBLE CONSOMMATION CVT CHAINE DE SCAN TEST FAIBLE CONSOMMATION CVT CHAINE DE SCAN TEST LOW POWER DFT SCAN CHAIN DESIGN GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL | | Index. décimale : | THE Thèses de doctorat | | Résumé : | Cette thèse s'inscrit dans le cadre de la réduction de la consommation de puissance durant le test des circuits munis de chaînes de scan. En effet, l'insertion de chaînes de scan est une technique de conception en vue du test qui est largement utilisée dans les circuits intégrés ou les systèmes sur puces (SoC), mais qui pose quelques problèmes. Elle nécessite un nombre important de cycles d'horloge pour permettre le chargement et le déchargement des données de test. Ces opérations engendrent une activité de commutation dans le circuit largement plus importante que celle rencontrée lors du fonctionnement normal. L'objectif de cette thèse est de proposer des techniques permettant de réduire cette suractivité afin d'éviter des conséquences néfastes sur le circuit telles qu'une baisse de sa fiabilité ou sa destruction pure et simple.
This thesis relates to the power minimization during scan design testing. The full scan design is considered to be the best DfT (Design for Test) discipline. Over the years, it has gained wide-spread acceptability in VLSI design or System on Chip (SoC) cores. During test, scan-based architectures require a large number of shift operations to load and unload test data. All these operations produce a switching activity which is more important than that during normal functioning. For this purpose, we propose several solutions to minimize the power consumption during scan testing. These solutions allow safe and no destructive testing of the circuit under test. | | Directeur(s) de thèse : | PRAVOSSOUDOVITCH S. | | Président du jury : | LANDRAULT C. | | Rapporteur(s) : | DUFAZA C.;LEVEUGLE R. | | Examinateur(s) : | NAUTS C.;GIRARD P. | | Date de soutenance : | 25/09/2003 |
Test Faible Consommation des Circuits munis de Chaînes de SCAN [texte imprimé] / Y. BONHOMME, Auteur . - 2003. Langues : Français ( fre) | Tags : | TEST FAIBLE CONSOMMATION CVT CHAINE DE SCAN TEST FAIBLE CONSOMMATION CVT CHAINE DE SCAN TEST LOW POWER DFT SCAN CHAIN DESIGN GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL | | Index. décimale : | THE Thèses de doctorat | | Résumé : | Cette thèse s'inscrit dans le cadre de la réduction de la consommation de puissance durant le test des circuits munis de chaînes de scan. En effet, l'insertion de chaînes de scan est une technique de conception en vue du test qui est largement utilisée dans les circuits intégrés ou les systèmes sur puces (SoC), mais qui pose quelques problèmes. Elle nécessite un nombre important de cycles d'horloge pour permettre le chargement et le déchargement des données de test. Ces opérations engendrent une activité de commutation dans le circuit largement plus importante que celle rencontrée lors du fonctionnement normal. L'objectif de cette thèse est de proposer des techniques permettant de réduire cette suractivité afin d'éviter des conséquences néfastes sur le circuit telles qu'une baisse de sa fiabilité ou sa destruction pure et simple.
This thesis relates to the power minimization during scan design testing. The full scan design is considered to be the best DfT (Design for Test) discipline. Over the years, it has gained wide-spread acceptability in VLSI design or System on Chip (SoC) cores. During test, scan-based architectures require a large number of shift operations to load and unload test data. All these operations produce a switching activity which is more important than that during normal functioning. For this purpose, we propose several solutions to minimize the power consumption during scan testing. These solutions allow safe and no destructive testing of the circuit under test. | | Directeur(s) de thèse : | PRAVOSSOUDOVITCH S. | | Président du jury : | LANDRAULT C. | | Rapporteur(s) : | DUFAZA C.;LEVEUGLE R. | | Examinateur(s) : | NAUTS C.;GIRARD P. | | Date de soutenance : | 25/09/2003 |
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