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Affiner la recherche Interroger des sources externesCircuits Reconfigurables Robustes / J.M. DUTERTRE
Titre : Circuits Reconfigurables Robustes Type de document : texte imprimé Auteurs : J.M. DUTERTRE, Auteur Année de publication : 2002 Langues : Français (fre) Tags : CIRCUITS RECONFIGURABLES FPGA SRAM Index. décimale : THE Thèses de doctorat Résumé : Cette thèse est consacrée à l'étude de solutions de durcissement des circuits reconfigurables à base de SRAM aux effets radiatifs singuliers. Un partitionnement symbolique des FPGA en une couche de configuration et une couche opérative a permis de mettre en évidence et de hiérarchiser les erreurs d'origine radiative. C'est l'éventuelle inversion de bits de configuration qui est le principal facteur limitant l'usage des FPGA en milieu radiatif. Après avoir étudié les solutions actuellement retenues, nous présentons deux approches permettant d'assurer leur durcissement. La première approche est basée sur la restructuration des inverseurs et des éléments de mémorisation au niveau de l'agencement de leurs transistors. Elle permet de durcir efficacement la couche opérative aux effets singuliers. Elle est également adaptée au durcissement de la couche de configuration, mais au prix d'un surcoût en surface important. La deuxième approche repose sur l'utilisation d'un code détecteur et correcteur d'erreurs par test de la parité. Elle est dédiée au durcissement de la couche de configuration. Un circuit test est également présenté afin de valider expérimentalement les principes de durcissement par restructuration que nous avons utilisés.
This thesis is devoted to the development of Single Event Upset hardness methodologies dedicated to SRAM based FPGA. SEU may alter the FPGA function through induced errors in the configuration memory. This is the major concern about the use of FPGA in radiation environment. Furthermore they affect the user logic in a similar way than classical integrated circuits. Thanks to restructuration of their transistors arrangement and number, we propose a new inverter and data latch architectures. It allows us to define an SEU proof architecture for user logic hardness. This method is although applicable to harden the configuration memory. However it is area consuming. So we propose a second methodology dedicated to the configuration memory. It is an Error Correction And Detection algorithm based on parity testing. Finally we present the test circuit we designed to validate the restructurating approach.Directeur(s) de thèse : ROCHE F.M. Président du jury : BERTRAND Y. Rapporteur(s) : FOUILLAT P.;NICOLAIDIS M. Examinateur(s) : CATHEBRAS G.;MICHEL J. Date de soutenance : 30/10/2002 Circuits Reconfigurables Robustes [texte imprimé] / J.M. DUTERTRE, Auteur . - 2002.
Langues : Français (fre)
Tags : CIRCUITS RECONFIGURABLES FPGA SRAM Index. décimale : THE Thèses de doctorat Résumé : Cette thèse est consacrée à l'étude de solutions de durcissement des circuits reconfigurables à base de SRAM aux effets radiatifs singuliers. Un partitionnement symbolique des FPGA en une couche de configuration et une couche opérative a permis de mettre en évidence et de hiérarchiser les erreurs d'origine radiative. C'est l'éventuelle inversion de bits de configuration qui est le principal facteur limitant l'usage des FPGA en milieu radiatif. Après avoir étudié les solutions actuellement retenues, nous présentons deux approches permettant d'assurer leur durcissement. La première approche est basée sur la restructuration des inverseurs et des éléments de mémorisation au niveau de l'agencement de leurs transistors. Elle permet de durcir efficacement la couche opérative aux effets singuliers. Elle est également adaptée au durcissement de la couche de configuration, mais au prix d'un surcoût en surface important. La deuxième approche repose sur l'utilisation d'un code détecteur et correcteur d'erreurs par test de la parité. Elle est dédiée au durcissement de la couche de configuration. Un circuit test est également présenté afin de valider expérimentalement les principes de durcissement par restructuration que nous avons utilisés.
This thesis is devoted to the development of Single Event Upset hardness methodologies dedicated to SRAM based FPGA. SEU may alter the FPGA function through induced errors in the configuration memory. This is the major concern about the use of FPGA in radiation environment. Furthermore they affect the user logic in a similar way than classical integrated circuits. Thanks to restructuration of their transistors arrangement and number, we propose a new inverter and data latch architectures. It allows us to define an SEU proof architecture for user logic hardness. This method is although applicable to harden the configuration memory. However it is area consuming. So we propose a second methodology dedicated to the configuration memory. It is an Error Correction And Detection algorithm based on parity testing. Finally we present the test circuit we designed to validate the restructurating approach.Directeur(s) de thèse : ROCHE F.M. Président du jury : BERTRAND Y. Rapporteur(s) : FOUILLAT P.;NICOLAIDIS M. Examinateur(s) : CATHEBRAS G.;MICHEL J. Date de soutenance : 30/10/2002 Exemplaires
Cote Support Localisation Section Notes Disponibilité THE-02 / 7425 Papier THESES MICRO-ELECTRONIQUE Exclu du prêt 
Titre : Intégration de Logique Reconfigurable dans les Circuits Sécurisés Type de document : texte imprimé Auteurs : Nicolas VALETTE, Auteur Année de publication : 2008 Langues : Français (fre) Tags : CIRCUITS SECURISES CRYPTANALYSE ATTAQUES MATERIELLES DPA CONTRE-MESURES DPA CIRCUITS RECONFIGURABLES GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL Index. décimale : THE Thèses de doctorat Résumé : Ces travaux traitent des problèmes de sécurité et de flexibilité dans le domaine des circuits sécurisés. Dans ce manuscrit, après la présentation de notions cryptographiques, nous étudions deux problématiques distinctes. La première concerne les attaques par clonage et retro-ingénierie. Dans ce sens, nous proposons une solution basée sur l'utilisation de logique reconfigurable répartie, et traitons aussi du protocole de reconfiguration associé. La seconde problématique étudiée dans ce manuscrit vise à éviter les attaques par analyse des canaux cachés. Nous suggérons alors une contre-mesure, basée sur la reconfiguration dynamique des chemins de données du circuit intégré. Cette contre-mesure est présentée selon différentes variantes et évaluée selon différents placements et niveaux d'abstraction. Directeur(s) de thèse : TORRES L. Co-directeur(s) de thèse : SASSATELLI G. Rapporteur(s) : FISCHER V.;GOGNIAT G. Examinateur(s) : ROUZEYRE B.;BANCEL F.;LIARDET P.Y. Date de soutenance : 06/05/2008 Intégration de Logique Reconfigurable dans les Circuits Sécurisés [texte imprimé] / Nicolas VALETTE, Auteur . - 2008.
Langues : Français (fre)
Tags : CIRCUITS SECURISES CRYPTANALYSE ATTAQUES MATERIELLES DPA CONTRE-MESURES DPA CIRCUITS RECONFIGURABLES GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL Index. décimale : THE Thèses de doctorat Résumé : Ces travaux traitent des problèmes de sécurité et de flexibilité dans le domaine des circuits sécurisés. Dans ce manuscrit, après la présentation de notions cryptographiques, nous étudions deux problématiques distinctes. La première concerne les attaques par clonage et retro-ingénierie. Dans ce sens, nous proposons une solution basée sur l'utilisation de logique reconfigurable répartie, et traitons aussi du protocole de reconfiguration associé. La seconde problématique étudiée dans ce manuscrit vise à éviter les attaques par analyse des canaux cachés. Nous suggérons alors une contre-mesure, basée sur la reconfiguration dynamique des chemins de données du circuit intégré. Cette contre-mesure est présentée selon différentes variantes et évaluée selon différents placements et niveaux d'abstraction. Directeur(s) de thèse : TORRES L. Co-directeur(s) de thèse : SASSATELLI G. Rapporteur(s) : FISCHER V.;GOGNIAT G. Examinateur(s) : ROUZEYRE B.;BANCEL F.;LIARDET P.Y. Date de soutenance : 06/05/2008 Réservation
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Cote Support Localisation Section Notes Disponibilité THE-08 / 13512 Papier THESES NON CLASSES Disponible Documents numériques
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Titre : Test des Circuits Configurables de Type FPGA à base de SRAM Type de document : texte imprimé Auteurs : J.M. PORTAL, Auteur Année de publication : 1999 Langues : Français (fre) Tags : V.L.S.I. CIRCUITS RECONFIGURABLES TEST ELECTRONIQUE, OPTRONIQUE ET SYSTEMES Index. décimale : THE Thèses de doctorat Note de contenu : 99060 Directeur(s) de thèse : RENOVELL M. Président du jury : CAMBON G. Rapporteur(s) : FIGUERAS J.;ROBACH C. Examinateur(s) : LANDRAULT C.;ZORIAN Y. Date de soutenance : 31/05/1999 Test des Circuits Configurables de Type FPGA à base de SRAM [texte imprimé] / J.M. PORTAL, Auteur . - 1999.
Langues : Français (fre)
Tags : V.L.S.I. CIRCUITS RECONFIGURABLES TEST ELECTRONIQUE, OPTRONIQUE ET SYSTEMES Index. décimale : THE Thèses de doctorat Note de contenu : 99060 Directeur(s) de thèse : RENOVELL M. Président du jury : CAMBON G. Rapporteur(s) : FIGUERAS J.;ROBACH C. Examinateur(s) : LANDRAULT C.;ZORIAN Y. Date de soutenance : 31/05/1999 Réservation
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Cote Support Localisation Section Notes Disponibilité THE-99 / 6921 Papier THESES NON CLASSES Disponible
