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Titre : Caractérisation et Optimisation Temporelles des Interconnexions dans les Circuits Sub-Microniques CMOS Type de document : texte imprimé Auteurs : E. VANIER, Auteur Année de publication : 1998 Langues : Français (fre) Tags : CMOS INTERCONNEXION CARACTERISATION Index. décimale : THE Thèses de doctorat Directeur(s) de thèse : DESCHACHT D. Président du jury : LANDRAULT C. Rapporteur(s) : TOUBOUL A.;KENNIS P. Examinateur(s) : SICARD E.;NOUET P. Date de soutenance : 29/09/1998 Caractérisation et Optimisation Temporelles des Interconnexions dans les Circuits Sub-Microniques CMOS [texte imprimé] / E. VANIER, Auteur . - 1998.
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Tags : CMOS INTERCONNEXION CARACTERISATION Index. décimale : THE Thèses de doctorat Directeur(s) de thèse : DESCHACHT D. Président du jury : LANDRAULT C. Rapporteur(s) : TOUBOUL A.;KENNIS P. Examinateur(s) : SICARD E.;NOUET P. Date de soutenance : 29/09/1998 Réservation
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Cote Support Localisation Section Notes Disponibilité THE-98 / 6339 Papier THESES NON CLASSES Disponible
Titre : Conception Faible Puissance : Définition d'un Macro-Modèle de Puissance Interne dans les Structures CMOS Submicroniques Type de document : texte imprimé Auteurs : Sandra TURGIS, Auteur Année de publication : 1996 Langues : Français (fre) Tags : CMOS SUBMICRONIQUE MODELISATION OPTIMISATION PUISSANCE INTERNE ELECTRONIQUE, OPTRONIQUE ET SYSTEMES Index. décimale : THE Thèses de doctorat Directeur(s) de thèse : AUVERGNE D Président du jury : ROBERT M. Rapporteur(s) : PIGUET C.;FIGUERAS J. Examinateur(s) : MEDULLA G.;AZEMARD N. Date de soutenance : 30/09/1996 Conception Faible Puissance : Définition d'un Macro-Modèle de Puissance Interne dans les Structures CMOS Submicroniques [texte imprimé] / Sandra TURGIS, Auteur . - 1996.
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Tags : CMOS SUBMICRONIQUE MODELISATION OPTIMISATION PUISSANCE INTERNE ELECTRONIQUE, OPTRONIQUE ET SYSTEMES Index. décimale : THE Thèses de doctorat Directeur(s) de thèse : AUVERGNE D Président du jury : ROBERT M. Rapporteur(s) : PIGUET C.;FIGUERAS J. Examinateur(s) : MEDULLA G.;AZEMARD N. Date de soutenance : 30/09/1996 Réservation
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Cote Support Localisation Section Notes Disponibilité THE-96 / 5834 Papier THESES NON CLASSES Disponible 
Titre : Contribution à l'Optimisation d'un Flot de Conception Submicronique à Base de Cellules Pré-Caractérisées Type de document : texte imprimé Auteurs : F. PICOT, Auteur Année de publication : 2002 Langues : Français (fre) Tags : CMOS CONCEPTION ANALOGIQUE D'ASIC DIAPHONIE CMOS ASIC MODELISATION MODULES DE CARACTERISATION INTERCONNEXIONS DIAPHONIE PHENOMENE D'ANTENNE PROCEDE DE FABRICATION CMOS ASIC MODELING CHARACTERIZATION STRUCTURES INTERCONNECTIONS CROSSTALK ANTENNA PHENOMENON PROCESS ELECTRONIQUE, OPTRONIQUE ET SYSTEMES Index. décimale : THE Thèses de doctorat Résumé : Le développement rapide vers des technologies CMOS fortement submicroniques permet de réaliser des circuits VLSI (Very Large Scale Integrationle) composés de plusieurs millions de transistors. Bénéficiant de cette avancée, les circuits intégrés à application spécifique (ASICs) sont devenus incontournables sur le marché de la microélectronique. Le travail présenté dans ce mémoire vise à améliorer certaines étapes d'un flot de conception à base de cellules pré- caractérisées. Nous nous intéressons, dans un premier temps, à la conception de cellules à travers l'optimisation de la précision du modèle des transistors à l'aide d'une analyse dynamique des performances de ces transistors. Nous utilisons alors des structures de test spécifiques à base d'oscillateurs en anneau. L'analyse est ensuite complétée par une étude des éléments capacitifs parasites d'une cellule. Toutes les structures sont alors regroupées dans un circuit de référence dont l'utilisation s'étend principalement à la qualification d'un procédé de fabrication. La deuxième partie du mémoire concerne l'analyse des interconnexions au niveau circuit. Une première étude consiste à évaluer la précision de l'outil d'extraction des parasites. Nous nous intéressons ensuite au phénomène de diaphonie lié aux interconnexions. Après avoir présenté une modélisation de ce phénomène, nous avons élaboré une structure de mesure permettant de caractériser sur silicium le phénomène de diaphonie. Pour finir, nous présentons un autre phénomène lié aux interconnexions, le phénomène d'antenne. La dernière partie de ce mémoire détaille l' étape de qualification d'un procédé de fabrication.
The fast development towards deep submicronic CMOS technology makes it possible to design VLSI circuits (Very Large Scale Integration) composed of several million of transistors. According to this progress, the Application Specific Integrated Circuits (ASICs) have become indispensible on the microelectronics market. The objective of the work presented in this thesis is to improve certain stages of a cell-based Design Flow. As a first step, the model accuracy of transistor for the cell design is optimised with the aid of dynamic analysis of the transistor performance. Specific test structures based on ring oscillators are used. The analysis is then completed by a study of parasitic capacitances at a cell level. All the structures are then included in the reference circuit whose the use extends mainly to process qualification. The second part of the thesis relates to the analysis of interconnections at the circuit level. A first study consists of evaluating the parasitic extraction accuracy of the tool used in the design flow. Then, the crosstalk related to the interconnections is analysed. After having presented a model of this phenomenon, we have worked out a structure allowing us to characterise the on-silicon cross-talk signal. Finally, we present another phenomenon related to interconnections, the antenna phenomenon ("Plasma Process induced Degradation"). The last part of this thesis details the process qualification stage.Directeur(s) de thèse : AUVERGNE D. Président du jury : CAMBON G. Rapporteur(s) : CHANTE J.P.;SICARD E. Examinateur(s) : COLL P.;NOUET P. Date de soutenance : 12/12/2002 Contribution à l'Optimisation d'un Flot de Conception Submicronique à Base de Cellules Pré-Caractérisées [texte imprimé] / F. PICOT, Auteur . - 2002.
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Tags : CMOS CONCEPTION ANALOGIQUE D'ASIC DIAPHONIE CMOS ASIC MODELISATION MODULES DE CARACTERISATION INTERCONNEXIONS DIAPHONIE PHENOMENE D'ANTENNE PROCEDE DE FABRICATION CMOS ASIC MODELING CHARACTERIZATION STRUCTURES INTERCONNECTIONS CROSSTALK ANTENNA PHENOMENON PROCESS ELECTRONIQUE, OPTRONIQUE ET SYSTEMES Index. décimale : THE Thèses de doctorat Résumé : Le développement rapide vers des technologies CMOS fortement submicroniques permet de réaliser des circuits VLSI (Very Large Scale Integrationle) composés de plusieurs millions de transistors. Bénéficiant de cette avancée, les circuits intégrés à application spécifique (ASICs) sont devenus incontournables sur le marché de la microélectronique. Le travail présenté dans ce mémoire vise à améliorer certaines étapes d'un flot de conception à base de cellules pré- caractérisées. Nous nous intéressons, dans un premier temps, à la conception de cellules à travers l'optimisation de la précision du modèle des transistors à l'aide d'une analyse dynamique des performances de ces transistors. Nous utilisons alors des structures de test spécifiques à base d'oscillateurs en anneau. L'analyse est ensuite complétée par une étude des éléments capacitifs parasites d'une cellule. Toutes les structures sont alors regroupées dans un circuit de référence dont l'utilisation s'étend principalement à la qualification d'un procédé de fabrication. La deuxième partie du mémoire concerne l'analyse des interconnexions au niveau circuit. Une première étude consiste à évaluer la précision de l'outil d'extraction des parasites. Nous nous intéressons ensuite au phénomène de diaphonie lié aux interconnexions. Après avoir présenté une modélisation de ce phénomène, nous avons élaboré une structure de mesure permettant de caractériser sur silicium le phénomène de diaphonie. Pour finir, nous présentons un autre phénomène lié aux interconnexions, le phénomène d'antenne. La dernière partie de ce mémoire détaille l' étape de qualification d'un procédé de fabrication.
The fast development towards deep submicronic CMOS technology makes it possible to design VLSI circuits (Very Large Scale Integration) composed of several million of transistors. According to this progress, the Application Specific Integrated Circuits (ASICs) have become indispensible on the microelectronics market. The objective of the work presented in this thesis is to improve certain stages of a cell-based Design Flow. As a first step, the model accuracy of transistor for the cell design is optimised with the aid of dynamic analysis of the transistor performance. Specific test structures based on ring oscillators are used. The analysis is then completed by a study of parasitic capacitances at a cell level. All the structures are then included in the reference circuit whose the use extends mainly to process qualification. The second part of the thesis relates to the analysis of interconnections at the circuit level. A first study consists of evaluating the parasitic extraction accuracy of the tool used in the design flow. Then, the crosstalk related to the interconnections is analysed. After having presented a model of this phenomenon, we have worked out a structure allowing us to characterise the on-silicon cross-talk signal. Finally, we present another phenomenon related to interconnections, the antenna phenomenon ("Plasma Process induced Degradation"). The last part of this thesis details the process qualification stage.Directeur(s) de thèse : AUVERGNE D. Président du jury : CAMBON G. Rapporteur(s) : CHANTE J.P.;SICARD E. Examinateur(s) : COLL P.;NOUET P. Date de soutenance : 12/12/2002 Réservation
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Cote Support Localisation Section Notes Disponibilité THE-02 / 7661 Papier THESES NON CLASSES Disponible Documents numériques
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Titre : Designing CMOS Circuits for Low Power Type de document : texte imprimé Auteurs : D. SOUDRIS, Auteur ; C. PIGUET, Auteur ; C. GOUTIS, Auteur Editeur : Kluwer Academic Publishers Année de publication : 2002 Importance : 277 p. ISBN/ISSN/EAN : 1-4020-7234-1 Langues : Inconnue (und) Tags : CMOS Index. décimale : E5 E5 - Micro-Electronique Designing CMOS Circuits for Low Power [texte imprimé] / D. SOUDRIS, Auteur ; C. PIGUET, Auteur ; C. GOUTIS, Auteur . - [S.l.] : Kluwer Academic Publishers, 2002 . - 277 p.
ISBN : 1-4020-7234-1
Langues : Inconnue (und)
Tags : CMOS Index. décimale : E5 E5 - Micro-Electronique Réservation
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Cote Support Localisation Section Notes Disponibilité E5 / 7418 Papier OUVRAGES MICRO-ELECTRONIQUE Disponible
Titre : Evaluation et Optimisation de Performances en Délai en Technologie CMOS Submicronique Type de document : texte imprimé Auteurs : M. ALINE, Auteur Année de publication : 2001 Langues : Français (fre) Tags : CMOS MODELISATION OPTIMISATION DE PERFORMANCES GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL Index. décimale : THE Thèses de doctorat Directeur(s) de thèse : AZEMARD N. Rapporteur(s) : JAY C.;CARRABINA J. Examinateur(s) : ROBERT M.;AUVERGNE D. Date de soutenance : 20/07/2001 Evaluation et Optimisation de Performances en Délai en Technologie CMOS Submicronique [texte imprimé] / M. ALINE, Auteur . - 2001.
Langues : Français (fre)
Tags : CMOS MODELISATION OPTIMISATION DE PERFORMANCES GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL Index. décimale : THE Thèses de doctorat Directeur(s) de thèse : AZEMARD N. Rapporteur(s) : JAY C.;CARRABINA J. Examinateur(s) : ROBERT M.;AUVERGNE D. Date de soutenance : 20/07/2001 Réservation
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Cote Support Localisation Section Notes Disponibilité THE-01 / 7058 Papier THESES NON CLASSES Disponible
Titre : Architecture et Conception de Rétines CMOS: Application à la Mesure du Flot Optique Type de document : texte imprimé Auteurs : D. NAVARRO, Auteur Année de publication : 2003 Langues : Français (fre) Tags : RETINE CMOS IMAGE MOUVEMENT ESTIMATION FLOT OPTIQUE ALGORITHME RETINE CMOS IMAGE MOUVEMENT ESTIMATION FLOT OPTIQUE ALGORITHME ARCHITECTURE AND DESIGN OF CMOS SILICON RETINAS: APPLICATION TO OPTICAL FLOW MEASUREMENT RETINA CMOS IMAGE MOVEMENT ESTIMATION OPTICAL FLOW ALGORITHM ELECTRONIQUE, OPTRONIQUE ET SYSTEMES Index. décimale : THE Thèses de doctorat Résumé : Le développement des technologies sub-microniques a permis un regain d'intérêt pour les capteurs d'images CMOS, qui inondent aujourd'hui le marché des capteurs. Les approches conventionnelles pour la conception de machines de vision sont en général basées sur des architectures connectées à une caméra. L'approche proposée dans ce travail consiste à associer, dans un même circuit - une rétine CMOS -, les photocapteurs et des fonctions de pré-traitement de l'image, permettant ainsi de répartir et d'optimiser le traitement. Ces rétines ont des performances en vitesse, en intégration et en consommation meilleures que les solutions classiques (capteurs puis traitements logiciels et/ou matériels). Cette thèse porte plus précisément sur l'intégration d'un algorithme d'estimation du mouvement en transposant le calcul numérique fortement itératif en une structure de calcul électronique. Après avoir réalisé un circuit permettant d'acquérir des connaissances dans le domaine des capteurs d'images CMOS, nous avons conçu un circuit de vision estimant le mouvement. Cette estimation de mouvement est basée sur une méthode robuste de mise en correspondance de blocs de pixels, comprenant une phase de pré-codage des pixels suivi d'une recherche de ce codage dans une fenêtre de destination potentielle. Cette approche est novatrice car elle propose une rétine CMOS pouvant traiter (électroniquement) des scènes fortement texturées, et à luminosité changeante, en s'appuyant sur une méthode jusqu'alors réservée aux approches numériques (FPGA, DSP) ou logicielles.
The enhancement of sub-micronic technologies made CMOS image sensors an interesting alternative. Vision machines are traditionally based on architectures linked to an image sensor. The proposed approach in this work deals with the integration of photodetecting elements plus image processing circuits in a single chip. These smart sensors, also called retinas, enable to make the vision system both compact and optimised. The processing is indeed speeded up, and power consumption reduced, compared to classical solutions (sensor, then hardware or software processing). More precisely, this thesis deals with the integration of a motion estimation algorithm, using electronic functions for computations, instead of a strong iterative numeric computation. After finishing a circuit for a correlation-based retina project, we first designed a standard sensor (an imager) to acquire knowledge in the image sensors field. Then, We designed a retina performing these computations in an electronic way. That motion estimation algorithm is based on a robust block matching technique, composed of a pixel coding step, then a search step of these codes in a potential destination window. That approach is new because it can treat textured scenes with changing luminosity, moreover we integrate a kind of algorithm that was only used in software or digital approaches (FPGA, DSP).Directeur(s) de thèse : CAMBON G. Co-directeur(s) de thèse : CATHEBRAS G. Président du jury : ROBERT M. Rapporteur(s) : GARDA P.;NI Y. Examinateur(s) : LAMALLE B. Invité(s) : 0'CONNOR I. Date de soutenance : 17/10/2003 Architecture et Conception de Rétines CMOS: Application à la Mesure du Flot Optique [texte imprimé] / D. NAVARRO, Auteur . - 2003.
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Tags : RETINE CMOS IMAGE MOUVEMENT ESTIMATION FLOT OPTIQUE ALGORITHME RETINE CMOS IMAGE MOUVEMENT ESTIMATION FLOT OPTIQUE ALGORITHME ARCHITECTURE AND DESIGN OF CMOS SILICON RETINAS: APPLICATION TO OPTICAL FLOW MEASUREMENT RETINA CMOS IMAGE MOVEMENT ESTIMATION OPTICAL FLOW ALGORITHM ELECTRONIQUE, OPTRONIQUE ET SYSTEMES Index. décimale : THE Thèses de doctorat Résumé : Le développement des technologies sub-microniques a permis un regain d'intérêt pour les capteurs d'images CMOS, qui inondent aujourd'hui le marché des capteurs. Les approches conventionnelles pour la conception de machines de vision sont en général basées sur des architectures connectées à une caméra. L'approche proposée dans ce travail consiste à associer, dans un même circuit - une rétine CMOS -, les photocapteurs et des fonctions de pré-traitement de l'image, permettant ainsi de répartir et d'optimiser le traitement. Ces rétines ont des performances en vitesse, en intégration et en consommation meilleures que les solutions classiques (capteurs puis traitements logiciels et/ou matériels). Cette thèse porte plus précisément sur l'intégration d'un algorithme d'estimation du mouvement en transposant le calcul numérique fortement itératif en une structure de calcul électronique. Après avoir réalisé un circuit permettant d'acquérir des connaissances dans le domaine des capteurs d'images CMOS, nous avons conçu un circuit de vision estimant le mouvement. Cette estimation de mouvement est basée sur une méthode robuste de mise en correspondance de blocs de pixels, comprenant une phase de pré-codage des pixels suivi d'une recherche de ce codage dans une fenêtre de destination potentielle. Cette approche est novatrice car elle propose une rétine CMOS pouvant traiter (électroniquement) des scènes fortement texturées, et à luminosité changeante, en s'appuyant sur une méthode jusqu'alors réservée aux approches numériques (FPGA, DSP) ou logicielles.
The enhancement of sub-micronic technologies made CMOS image sensors an interesting alternative. Vision machines are traditionally based on architectures linked to an image sensor. The proposed approach in this work deals with the integration of photodetecting elements plus image processing circuits in a single chip. These smart sensors, also called retinas, enable to make the vision system both compact and optimised. The processing is indeed speeded up, and power consumption reduced, compared to classical solutions (sensor, then hardware or software processing). More precisely, this thesis deals with the integration of a motion estimation algorithm, using electronic functions for computations, instead of a strong iterative numeric computation. After finishing a circuit for a correlation-based retina project, we first designed a standard sensor (an imager) to acquire knowledge in the image sensors field. Then, We designed a retina performing these computations in an electronic way. That motion estimation algorithm is based on a robust block matching technique, composed of a pixel coding step, then a search step of these codes in a potential destination window. That approach is new because it can treat textured scenes with changing luminosity, moreover we integrate a kind of algorithm that was only used in software or digital approaches (FPGA, DSP).Directeur(s) de thèse : CAMBON G. Co-directeur(s) de thèse : CATHEBRAS G. Président du jury : ROBERT M. Rapporteur(s) : GARDA P.;NI Y. Examinateur(s) : LAMALLE B. Invité(s) : 0'CONNOR I. Date de soutenance : 17/10/2003 Réservation
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Cote Support Localisation Section Notes Disponibilité THE-03 / 9876 Papier THESES NON CLASSES Disponible Documents numériques
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Titre : Architecture et Conception de Rétines CMOS : Intégration de la Mesure du Mouvement Global dans un Imageur Type de document : texte imprimé Auteurs : Fabrice GENSOLEN, Auteur Année de publication : 2006 Langues : Français (fre) Tags : CAPTEURS D' IMAGES RETINES CMOS ESTIMATION DU MOUVEMENT STABILISATION VIDEO ADEQUATION-ALGORITHME-ARCHITECTURE GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL Index. décimale : THE Thèses de doctorat Résumé : Les capteurs d'images CMOS n'étaient envisagés au début des années 90s que dans le cadre de recherches. La technologie CCD dominait alors. Puis l'évolution extraordinaire des procédés de fabrication de circuits intégrés CMOS a fait qu'aujourd'hui nous avons atteint une égalité en termes de parts du marché. Cette forte croissance est étroitement liée à l'avènement des dispositifs portables grand public tels que les téléphones mobiles, qui embarquent pour la majorité les fonctions photo ou vidéo. En effet, les contraintes d'intégration et de coût favorisent la technologie CMOS. Cependant la prise de vue à l'aide de ces dispositifs portables, très sujets aux tremblements, nécessite une stabilisation de la vidéo qui implique d'estimer le mouvement global inter images. Aussi, l'objectif de ce travail est d'intégrer cette fonction aux imageurs fabriqués par la société STMicroelectronics. Pour ce faire, une technique novatrice pour estimer ce mouvement global est présentée dans ce mémoire. Cette méthode consiste à extraire un modèle du mouvement global à partir de mesures de déplacements locaux en périphérie des images. Elle a tout d'abord été validée de façon algorithmique, puis une adéquation entre l'algorithme et l'architecture de l'imageur a été menée, pour arriver enfin à son intégration silicium. L'architecture finale du capteur se caractérise par une zone photosensible partitionnée en une zone centrale et une zone périphérique. La chaîne de traitement du signal comporte quant à elle un traitement au niveau pixel afin de mesurer les mouvements locaux périphériques. Elle comprend aussi un post-traitement dédié aux tâches d'estimation du modèle du mouvement global ainsi qu'à la compensation du mouvement indésiré. Directeur(s) de thèse : ROBERT M. Co-directeur(s) de thèse : CATHEBRAS G.;MARTIN L. Président du jury : VALENZA M. Rapporteur(s) : FOUILLAT P.;TRUCHETET F. Examinateur(s) : BERRY F. Date de soutenance : 25/09/2006 Architecture et Conception de Rétines CMOS : Intégration de la Mesure du Mouvement Global dans un Imageur [texte imprimé] / Fabrice GENSOLEN, Auteur . - 2006.
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Tags : CAPTEURS D' IMAGES RETINES CMOS ESTIMATION DU MOUVEMENT STABILISATION VIDEO ADEQUATION-ALGORITHME-ARCHITECTURE GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL Index. décimale : THE Thèses de doctorat Résumé : Les capteurs d'images CMOS n'étaient envisagés au début des années 90s que dans le cadre de recherches. La technologie CCD dominait alors. Puis l'évolution extraordinaire des procédés de fabrication de circuits intégrés CMOS a fait qu'aujourd'hui nous avons atteint une égalité en termes de parts du marché. Cette forte croissance est étroitement liée à l'avènement des dispositifs portables grand public tels que les téléphones mobiles, qui embarquent pour la majorité les fonctions photo ou vidéo. En effet, les contraintes d'intégration et de coût favorisent la technologie CMOS. Cependant la prise de vue à l'aide de ces dispositifs portables, très sujets aux tremblements, nécessite une stabilisation de la vidéo qui implique d'estimer le mouvement global inter images. Aussi, l'objectif de ce travail est d'intégrer cette fonction aux imageurs fabriqués par la société STMicroelectronics. Pour ce faire, une technique novatrice pour estimer ce mouvement global est présentée dans ce mémoire. Cette méthode consiste à extraire un modèle du mouvement global à partir de mesures de déplacements locaux en périphérie des images. Elle a tout d'abord été validée de façon algorithmique, puis une adéquation entre l'algorithme et l'architecture de l'imageur a été menée, pour arriver enfin à son intégration silicium. L'architecture finale du capteur se caractérise par une zone photosensible partitionnée en une zone centrale et une zone périphérique. La chaîne de traitement du signal comporte quant à elle un traitement au niveau pixel afin de mesurer les mouvements locaux périphériques. Elle comprend aussi un post-traitement dédié aux tâches d'estimation du modèle du mouvement global ainsi qu'à la compensation du mouvement indésiré. Directeur(s) de thèse : ROBERT M. Co-directeur(s) de thèse : CATHEBRAS G.;MARTIN L. Président du jury : VALENZA M. Rapporteur(s) : FOUILLAT P.;TRUCHETET F. Examinateur(s) : BERRY F. Date de soutenance : 25/09/2006 Réservation
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Cote Support Localisation Section Notes Disponibilité THE-06 / 13168 Non renseigné THESES NON CLASSES Disponible
Titre : Conception et Modélisation de MEMS Monolithic CMOS en Technologie FSBM: Application aux Accéléromètres Type de document : texte imprimé Auteurs : Aboubacar CHAEHOI, Auteur Année de publication : 2005 Langues : Français (fre) Tags : MICROSYSTEMES ACCELEROMETER MICROSYSTEMES MONOLITHIQUES CMOS CMOS FSBM GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL Index. décimale : THE Thèses de doctorat Résumé : L'association de la microélectronique sur silicium avec la technologie de micro-usinage a rendu possible la réalisation de systèmes sur puces complets. La technologie des MEMS permet le développement de composants intelligents ; elle ajoute à la capacité de calcul de la microélectronique, l'aptitude de percevoir et de contrôler des micro-capteurs et des micro-actuateurs. Le marché des accéléromètres est l'un des domaines des microsystèmes en pleine expansion. On trouve les accéléromètres principalement dans l'automobile, mais ils sont également utilisés dans de nombreux domaines publics et industriels. L'objectif des travaux présentés dans cette thèse est la conception et la modélisation d'accéléromètres avec une technologie à faible coût : la technologie CMOS-FSBM. Deux types de transductions compatibles avec cette technologie ont été retenus pour nos capteurs, la détection piézorésistive et la détection thermique. Une structure simple pour la transduction piézorésistive a été proposée. Elle permet la détection de l'accélération verticale. Un modèle a été proposé pour ce type d'accéléromètre piézorésistif. Ce modèle est vérifié d'une part par des simulations par éléments finis et enfin par les résultats expérimentaux d'un premier prototype. Le principe de la transduction thermique est basé sur le transfert de chaleur par convection. Cette transduction permet, elle, la mesure de l'accélération latérale. L'approche de modélisation a été de dégager des règles simples de conception pour ce type d'accéléromètre. Cette modélisation s'appuie, ici aussi, sur des simulations par éléments finis et sur les résultats expérimentaux d'un prototype. L'étude préliminaire d'un accéléromètre trois-axes a enfin été abordée. Une première structure entièrement piézorésistive a été évaluée. Une seconde solution combinant les deux types de transductions piézorésistive et thermique a été proposée. Directeur(s) de thèse : NOUET P. Co-directeur(s) de thèse : BAGLIO S. Président du jury : FOUCARAN A. Rapporteur(s) : BUCHAILLOT L.;REYNE G. Examinateur(s) : LATORRE L. Invité(s) : MAILLY F. Date de soutenance : 12/10/2005 Conception et Modélisation de MEMS Monolithic CMOS en Technologie FSBM: Application aux Accéléromètres [texte imprimé] / Aboubacar CHAEHOI, Auteur . - 2005.
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Tags : MICROSYSTEMES ACCELEROMETER MICROSYSTEMES MONOLITHIQUES CMOS CMOS FSBM GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL Index. décimale : THE Thèses de doctorat Résumé : L'association de la microélectronique sur silicium avec la technologie de micro-usinage a rendu possible la réalisation de systèmes sur puces complets. La technologie des MEMS permet le développement de composants intelligents ; elle ajoute à la capacité de calcul de la microélectronique, l'aptitude de percevoir et de contrôler des micro-capteurs et des micro-actuateurs. Le marché des accéléromètres est l'un des domaines des microsystèmes en pleine expansion. On trouve les accéléromètres principalement dans l'automobile, mais ils sont également utilisés dans de nombreux domaines publics et industriels. L'objectif des travaux présentés dans cette thèse est la conception et la modélisation d'accéléromètres avec une technologie à faible coût : la technologie CMOS-FSBM. Deux types de transductions compatibles avec cette technologie ont été retenus pour nos capteurs, la détection piézorésistive et la détection thermique. Une structure simple pour la transduction piézorésistive a été proposée. Elle permet la détection de l'accélération verticale. Un modèle a été proposé pour ce type d'accéléromètre piézorésistif. Ce modèle est vérifié d'une part par des simulations par éléments finis et enfin par les résultats expérimentaux d'un premier prototype. Le principe de la transduction thermique est basé sur le transfert de chaleur par convection. Cette transduction permet, elle, la mesure de l'accélération latérale. L'approche de modélisation a été de dégager des règles simples de conception pour ce type d'accéléromètre. Cette modélisation s'appuie, ici aussi, sur des simulations par éléments finis et sur les résultats expérimentaux d'un prototype. L'étude préliminaire d'un accéléromètre trois-axes a enfin été abordée. Une première structure entièrement piézorésistive a été évaluée. Une seconde solution combinant les deux types de transductions piézorésistive et thermique a été proposée. Directeur(s) de thèse : NOUET P. Co-directeur(s) de thèse : BAGLIO S. Président du jury : FOUCARAN A. Rapporteur(s) : BUCHAILLOT L.;REYNE G. Examinateur(s) : LATORRE L. Invité(s) : MAILLY F. Date de soutenance : 12/10/2005 Réservation
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Cote Support Localisation Section Notes Disponibilité THE-05 / 12749 Papier THESES NON CLASSES Disponible Documents numériques
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Titre : Conception et Optimisation de Cellules d'Interface Type de document : texte imprimé Auteurs : F. GARCIA, Auteur Année de publication : 1998 Langues : Français (fre) Tags : CONCEPTION ANALOGIQUE D'ASIC CMOS BUFFER ELECTRONIQUE, OPTRONIQUE ET SYSTEMES Index. décimale : THE Thèses de doctorat Directeur(s) de thèse : AUVERGNE D. Président du jury : ROBERT M. Rapporteur(s) : FIGUERAS J.;GUYOT A. Examinateur(s) : COLL P. Date de soutenance : 13/11/1998 Conception et Optimisation de Cellules d'Interface [texte imprimé] / F. GARCIA, Auteur . - 1998.
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Tags : CONCEPTION ANALOGIQUE D'ASIC CMOS BUFFER ELECTRONIQUE, OPTRONIQUE ET SYSTEMES Index. décimale : THE Thèses de doctorat Directeur(s) de thèse : AUVERGNE D. Président du jury : ROBERT M. Rapporteur(s) : FIGUERAS J.;GUYOT A. Examinateur(s) : COLL P. Date de soutenance : 13/11/1998 Réservation
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Cote Support Localisation Section Notes Disponibilité THE-98 / 6441 Papier THESES NON CLASSES Disponible
Titre : Etude et Modélisation Electrique du Court-Circuit Grille-Canal dans le Transistor MOS Type de document : texte imprimé Auteurs : J.M. GALLIERE, Auteur Année de publication : 2003 Langues : Français (fre) Tags : V.L.S.I. CMOS TEST VLSI CMOS TEST MODELISATION DE FAUTES DEFAUT COURT-CIRCUIT CRILLE CANAL ELECTRICAL ANALYSIS AND MODELING OF GATE OXIDE SHORT DEFECT IN MOS TECHNOLOGIES ELECTRONIQUE, OPTRONIQUE ET SYSTEMES Index. décimale : THE Thèses de doctorat Résumé : La demande constante de qualité des systèmes sur puce conduit la communauté du test à définir des modèles de fautes toujours plus précis. Cette définition demande une meilleure connaissance des défauts réels susceptibles de survenir dans les circuits intégrés. Cette thèse qui s'inscrit dans le champ de la modélisation de fautes se propose d'étudier et de modéliser un défaut complexe présent dans les circuits CMOS : le court-circuit grille-canal du transistor. Après l'analyse des phénomènes à l'origine du défaut et l'examen du comportement du transistor défaillant, une description détaillée des modèles électriques maillés existant dans la littérature est exposée. Ensuite, une analyse du comportement électrique du transistor défectueux est réalisée en fonction des paramètres imprévisibles du court-circuit tels que la résistance, la position et la taille. Pour compléter cette étude, le transistor défaillant est inséré dans une porte CMOS élémentaire afin de connaître son implication dans le dysfonctionnement des circuits. L'étude est étendue pour définir les conditions optimales de détection de ce défaut des points de vue test booléen et test en courant. La principale limitation des modèles électriques existant dans la littérature est l'impossibilité de modéliser le composant défectueux dans le cas de transistors dessinés à la longueur minimale autorisée par la technologie. Nous proposons un modèle original, le modèle non-maillé, qui permet la modélisation de transistors minimums affectés par cette défaillance.
The increasing demand of high quality electronics systems has spurred the definition of very accurate fault models. Accurate definition of fault models implies a deep knowledge of real defects that may occur in today ICs. The objective of this work, in the context of fault modeling, is to study and modelize a very complex defect called : Gate Oxide Short defect. After analysis of the origins of the defect and analysis of the faulty behavior, a detailed description of the existing models is given. Then, the behavior of the faulty transistor is analyzed as a function of the unpredictable parameters such as the resistance, location and size of the defect. Finally, the faulty transistor is included in a cascade of inverters to study the boolean, current and delay detection. Optimal conditions for detection are also defined. Knowing that existing models can not be used with minimum transistors in a given technology, a new non-splitted model is proposed and validated.Directeur(s) de thèse : RENOVELL M. Président du jury : BERTRAND Y. Rapporteur(s) : FOULLIAT P.;SEGURA J. Examinateur(s) : AZAIS F. Date de soutenance : 12/12/2003 Etude et Modélisation Electrique du Court-Circuit Grille-Canal dans le Transistor MOS [texte imprimé] / J.M. GALLIERE, Auteur . - 2003.
Langues : Français (fre)
Tags : V.L.S.I. CMOS TEST VLSI CMOS TEST MODELISATION DE FAUTES DEFAUT COURT-CIRCUIT CRILLE CANAL ELECTRICAL ANALYSIS AND MODELING OF GATE OXIDE SHORT DEFECT IN MOS TECHNOLOGIES ELECTRONIQUE, OPTRONIQUE ET SYSTEMES Index. décimale : THE Thèses de doctorat Résumé : La demande constante de qualité des systèmes sur puce conduit la communauté du test à définir des modèles de fautes toujours plus précis. Cette définition demande une meilleure connaissance des défauts réels susceptibles de survenir dans les circuits intégrés. Cette thèse qui s'inscrit dans le champ de la modélisation de fautes se propose d'étudier et de modéliser un défaut complexe présent dans les circuits CMOS : le court-circuit grille-canal du transistor. Après l'analyse des phénomènes à l'origine du défaut et l'examen du comportement du transistor défaillant, une description détaillée des modèles électriques maillés existant dans la littérature est exposée. Ensuite, une analyse du comportement électrique du transistor défectueux est réalisée en fonction des paramètres imprévisibles du court-circuit tels que la résistance, la position et la taille. Pour compléter cette étude, le transistor défaillant est inséré dans une porte CMOS élémentaire afin de connaître son implication dans le dysfonctionnement des circuits. L'étude est étendue pour définir les conditions optimales de détection de ce défaut des points de vue test booléen et test en courant. La principale limitation des modèles électriques existant dans la littérature est l'impossibilité de modéliser le composant défectueux dans le cas de transistors dessinés à la longueur minimale autorisée par la technologie. Nous proposons un modèle original, le modèle non-maillé, qui permet la modélisation de transistors minimums affectés par cette défaillance.
The increasing demand of high quality electronics systems has spurred the definition of very accurate fault models. Accurate definition of fault models implies a deep knowledge of real defects that may occur in today ICs. The objective of this work, in the context of fault modeling, is to study and modelize a very complex defect called : Gate Oxide Short defect. After analysis of the origins of the defect and analysis of the faulty behavior, a detailed description of the existing models is given. Then, the behavior of the faulty transistor is analyzed as a function of the unpredictable parameters such as the resistance, location and size of the defect. Finally, the faulty transistor is included in a cascade of inverters to study the boolean, current and delay detection. Optimal conditions for detection are also defined. Knowing that existing models can not be used with minimum transistors in a given technology, a new non-splitted model is proposed and validated.Directeur(s) de thèse : RENOVELL M. Président du jury : BERTRAND Y. Rapporteur(s) : FOULLIAT P.;SEGURA J. Examinateur(s) : AZAIS F. Date de soutenance : 12/12/2003 Réservation
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