| Titre : | Contribution à l'Optimisation Automatique de Circuits Digitaux CMOS Submicroniques | | Type de document : | texte imprimé | | Auteurs : | X. MICHEL, Auteur | | Année de publication : | 2003 | | Langues : | Français (fre) | | Tags : | CMOS SUBMICRONIQUE OPTIMISATION PERFORMANCE TEMPORELLE CMOS SUBMICRONIQUE OPTIMISATION PERFORMANCE TEMPORELLE CONTRAINTE DE DELAI CONTRIBUTION TO AUTOMATIC OPTIMIZATION OF DIGITAL CIRCUITS IN DEEP SUBMICRON CMOS PROCESS SUBMICRONIC CMOS OPTIMISATION DELAY PERFORMANCE DELAY CONSTRAINT ELECTRONIQUE, OPTRONIQUE ET SYSTEMES | | Index. décimale : | THE Thèses de doctorat | | Résumé : | La conception de circuits de haute performance impose de réaliser dans un temps minimum, le circuit de la plus grande fonctionnalité, cadencé à la fréquence la plus élevée et dissipant le minimum de puissance. Ceci n'est possible sans une démarche intelligente permettant de gérer les outils de CAO à partir d'indicateurs définis au niveau physique. Pour cela nous avons utilisé une modélisation analytique des performances de structures CMOS pour définir l'espace d'optimisation et mettre au point des techniques d'optimisation des circuits. Nous avons validé une méthode d'exploration de l'espace de conception, en déterminant les bornes maximales et minimales de délai sur un chemin. Nous avons ensuite adapté cette méthode à une méthode de "sensibilité constante" permettant de dimensionner un circuit à minimum de surface, pour une contrainte de délai donnée. Trois techniques d'optimisation ont été abordées et caractérisées: le dimensionnement global d'un chemin, l'insertion locale de buffers, le couplage insertion de buffers et redimensionnement. Nous avons défini une métrique de choix des différentes alternatives, en comparant les résultats obtenus avec les méthodes d'insertion de buffer et de redimensionnement. Ces méthodes ont été implantées dans un outil d'optimisation automatique (POPS) et validées en comparant les résultats obtenus à ceux de l'outil d'optimisation industriel AMPS (Synopsys) sur différents circuits test (ISCAS 85). Un protocole d'optimisation gérant le compromis contrainte de performance et structure du circuit a été défini.
The design of high performance circuits implies the convergence of different parameters such as: short fabrication time, wide functionality, high clock frequency, low power. That implies a clever design flow for managing CAD tools with physical level defined indicators. To address this problem we used a closed form model of delay in CMOS structures to define the optimisation range and set up adapted optimisation circuit techniques. We validated the design space exploration method, defining maximum and minimum delay bounds on logical paths. Then we adapted this method to a "constant sensitivity method" allowing to size a circuit at minimum area under a delay constraint. Three techniques have been explored and characterized: path global sizing, local buffer insertion and mixed sizing and buffer insertion. These methods have been implemented in an optimisation tool (POPS) and validated by comparing the optimisation results obtained on various benchmarks (ISCAS'85) to that resulting from an industrial tool. An optimisation protocol has finally been defined to manage the trade-off performance constraint - circuit structure. | | Directeur(s) de thèse : | AZEMARD N. | | Co-directeur(s) de thèse : | AUVERGNE D. | | Président du jury : | NOUET P. | | Rapporteur(s) : | AMARA A.;JAY C. | | Examinateur(s) : | RENAUDIN M. | | Invité(s) : | MAURINE P. | | Date de soutenance : | 11/12/2003 |
Contribution à l'Optimisation Automatique de Circuits Digitaux CMOS Submicroniques [texte imprimé] / X. MICHEL, Auteur . - 2003. Langues : Français ( fre) | Tags : | CMOS SUBMICRONIQUE OPTIMISATION PERFORMANCE TEMPORELLE CMOS SUBMICRONIQUE OPTIMISATION PERFORMANCE TEMPORELLE CONTRAINTE DE DELAI CONTRIBUTION TO AUTOMATIC OPTIMIZATION OF DIGITAL CIRCUITS IN DEEP SUBMICRON CMOS PROCESS SUBMICRONIC CMOS OPTIMISATION DELAY PERFORMANCE DELAY CONSTRAINT ELECTRONIQUE, OPTRONIQUE ET SYSTEMES | | Index. décimale : | THE Thèses de doctorat | | Résumé : | La conception de circuits de haute performance impose de réaliser dans un temps minimum, le circuit de la plus grande fonctionnalité, cadencé à la fréquence la plus élevée et dissipant le minimum de puissance. Ceci n'est possible sans une démarche intelligente permettant de gérer les outils de CAO à partir d'indicateurs définis au niveau physique. Pour cela nous avons utilisé une modélisation analytique des performances de structures CMOS pour définir l'espace d'optimisation et mettre au point des techniques d'optimisation des circuits. Nous avons validé une méthode d'exploration de l'espace de conception, en déterminant les bornes maximales et minimales de délai sur un chemin. Nous avons ensuite adapté cette méthode à une méthode de "sensibilité constante" permettant de dimensionner un circuit à minimum de surface, pour une contrainte de délai donnée. Trois techniques d'optimisation ont été abordées et caractérisées: le dimensionnement global d'un chemin, l'insertion locale de buffers, le couplage insertion de buffers et redimensionnement. Nous avons défini une métrique de choix des différentes alternatives, en comparant les résultats obtenus avec les méthodes d'insertion de buffer et de redimensionnement. Ces méthodes ont été implantées dans un outil d'optimisation automatique (POPS) et validées en comparant les résultats obtenus à ceux de l'outil d'optimisation industriel AMPS (Synopsys) sur différents circuits test (ISCAS 85). Un protocole d'optimisation gérant le compromis contrainte de performance et structure du circuit a été défini.
The design of high performance circuits implies the convergence of different parameters such as: short fabrication time, wide functionality, high clock frequency, low power. That implies a clever design flow for managing CAD tools with physical level defined indicators. To address this problem we used a closed form model of delay in CMOS structures to define the optimisation range and set up adapted optimisation circuit techniques. We validated the design space exploration method, defining maximum and minimum delay bounds on logical paths. Then we adapted this method to a "constant sensitivity method" allowing to size a circuit at minimum area under a delay constraint. Three techniques have been explored and characterized: path global sizing, local buffer insertion and mixed sizing and buffer insertion. These methods have been implemented in an optimisation tool (POPS) and validated by comparing the optimisation results obtained on various benchmarks (ISCAS'85) to that resulting from an industrial tool. An optimisation protocol has finally been defined to manage the trade-off performance constraint - circuit structure. | | Directeur(s) de thèse : | AZEMARD N. | | Co-directeur(s) de thèse : | AUVERGNE D. | | Président du jury : | NOUET P. | | Rapporteur(s) : | AMARA A.;JAY C. | | Examinateur(s) : | RENAUDIN M. | | Invité(s) : | MAURINE P. | | Date de soutenance : | 11/12/2003 |
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