| Titre : | Techniques de Conception en vue d'Améliorer la Fiabilité des Mémoires Flash Embarquées | | Type de document : | texte imprimé | | Auteurs : | Benoit GODARD, Auteur | | Année de publication : | 2008 | | Langues : | Français (fre) | | Tags : | FIABILITE MEMOIRE FLASH EMBARQUEES SURETE DE FONCTIONNEMENT TOLERANCE AUX FAUTES CODES CORRECTEURS D'ERREUR REPARATION PAR REDONDANCE GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL | | Index. décimale : | THE Thèses de doctorat | | Résumé : | Les mémoires non-volatiles de type Flash sont désormais présentes dans un grand nombre de circuits intégrés utilisés dans des applications électroniques portatives. Leur non-volatilité, faible consommation et flexibilité en font des mémoires extrêmement populaires. Néanmoins, alors qu'elles occupent une partie grandissante de la surface des puces et que de plus en plus d'applications sensibles sont utilisatrices de ces solutions, la fiabilité des mémoires devient un enjeu majeur et une caractéristique à améliorer. Des solutions efficaces de tolérance aux fautes peu coûteuses et faciles à intégrer doivent être mises en place. Dans un premier temps, le travail de cette thèse a été focalisé sur l'analyse et l'étude de la fiabilité des Flash. Il fut l'occasion d'établir un modèle de fiabilité d'une cellule à grille flottante dépendant de nombreux paramètres tels que le nombre de cycles, le temps et la température. Ce modèle a été ajusté suivant les paramètres issus d'une technologie Flash 180 nm. Dans un second temps, le travail s'est focalisé sur la mise au point de deux techniques de tolérance aux fautes mêlant codes correcteurs d'erreurs et redondance. La première technique est basée sur une correction d'erreurs par analyse de VT. Elle permet de fournir des capacités de correction accrues en analysant le niveau de programmation des cellules mémoire de manière analogique. Une étude mathématique puis une architecture de fiabilisation ont été proposées. Dans cette étude, il est supposé qu'un certain nombre de ressources de redondance sont disponibles afin de réparer la mémoire dès lors qu'une erreur est détectée. La seconde technique mise au point est celle de la correction d'erreur hiérarchique. Elle exploite le fait qu'une mémoire Flash n'opère pas sur le même nombre de bits en lecture et en programmation. Ainsi, les capacités de correction peuvent être distribuées différemment dans la mémoire afin de réduire significativement le coût généralement associé à une correction d'erreur avancée. Cette technique a également été intégrée dans une architecture de fiabilisation disposant de ressources de redondance. Une étude mathématique basée sur des Chaines de Markov à Temps Continu a permis de démontrer l'efficacité de cette structure. Les deux techniques mises au point sont des solutions alternatives aux schémas standards couramment utilisés dans l'industrie mais elles permettent d'augmenter de manière significative le temps moyen à la défaillance du système sans pour autant faire exploser la surface nécessaire pour intégrer une structure de tolérance aux fautes. | | Directeur(s) de thèse : | TORRES L. | | Co-directeur(s) de thèse : | SASSATELLI G. | | Président du jury : | GIRARD P. | | Rapporteur(s) : | LEVEUGLE R.;PORTAL J.M. | | Examinateur(s) : | HAMDIOUI S.;DAGA J.M. | | Date de soutenance : | 02/07/2008 |
Techniques de Conception en vue d'Améliorer la Fiabilité des Mémoires Flash Embarquées [texte imprimé] / Benoit GODARD, Auteur . - 2008. Langues : Français ( fre) | Tags : | FIABILITE MEMOIRE FLASH EMBARQUEES SURETE DE FONCTIONNEMENT TOLERANCE AUX FAUTES CODES CORRECTEURS D'ERREUR REPARATION PAR REDONDANCE GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL | | Index. décimale : | THE Thèses de doctorat | | Résumé : | Les mémoires non-volatiles de type Flash sont désormais présentes dans un grand nombre de circuits intégrés utilisés dans des applications électroniques portatives. Leur non-volatilité, faible consommation et flexibilité en font des mémoires extrêmement populaires. Néanmoins, alors qu'elles occupent une partie grandissante de la surface des puces et que de plus en plus d'applications sensibles sont utilisatrices de ces solutions, la fiabilité des mémoires devient un enjeu majeur et une caractéristique à améliorer. Des solutions efficaces de tolérance aux fautes peu coûteuses et faciles à intégrer doivent être mises en place. Dans un premier temps, le travail de cette thèse a été focalisé sur l'analyse et l'étude de la fiabilité des Flash. Il fut l'occasion d'établir un modèle de fiabilité d'une cellule à grille flottante dépendant de nombreux paramètres tels que le nombre de cycles, le temps et la température. Ce modèle a été ajusté suivant les paramètres issus d'une technologie Flash 180 nm. Dans un second temps, le travail s'est focalisé sur la mise au point de deux techniques de tolérance aux fautes mêlant codes correcteurs d'erreurs et redondance. La première technique est basée sur une correction d'erreurs par analyse de VT. Elle permet de fournir des capacités de correction accrues en analysant le niveau de programmation des cellules mémoire de manière analogique. Une étude mathématique puis une architecture de fiabilisation ont été proposées. Dans cette étude, il est supposé qu'un certain nombre de ressources de redondance sont disponibles afin de réparer la mémoire dès lors qu'une erreur est détectée. La seconde technique mise au point est celle de la correction d'erreur hiérarchique. Elle exploite le fait qu'une mémoire Flash n'opère pas sur le même nombre de bits en lecture et en programmation. Ainsi, les capacités de correction peuvent être distribuées différemment dans la mémoire afin de réduire significativement le coût généralement associé à une correction d'erreur avancée. Cette technique a également été intégrée dans une architecture de fiabilisation disposant de ressources de redondance. Une étude mathématique basée sur des Chaines de Markov à Temps Continu a permis de démontrer l'efficacité de cette structure. Les deux techniques mises au point sont des solutions alternatives aux schémas standards couramment utilisés dans l'industrie mais elles permettent d'augmenter de manière significative le temps moyen à la défaillance du système sans pour autant faire exploser la surface nécessaire pour intégrer une structure de tolérance aux fautes. | | Directeur(s) de thèse : | TORRES L. | | Co-directeur(s) de thèse : | SASSATELLI G. | | Président du jury : | GIRARD P. | | Rapporteur(s) : | LEVEUGLE R.;PORTAL J.M. | | Examinateur(s) : | HAMDIOUI S.;DAGA J.M. | | Date de soutenance : | 02/07/2008 |
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