| Titre : | Compression de Données pour le Test des Circuits Intégrés | | Type de document : | texte imprimé | | Auteurs : | R. POIRIER, Auteur | | Année de publication : | 2004 | | Langues : | Français (fre) | | Tags : | TEST SYSTEMES SUR PUCE COMPRESSION TEST SYSTEMES SUR PUCE COMPRESSION TEST DATA COMPRESSION FOR INTEGRATED CIRCUITS TEST SYSTEM ON A CHIP COMPRESSION MERCI GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL | | Index. décimale : | THE Thèses de doctorat | | Résumé : | Le rapport entre le nombre de broches et le nombre de transistors des circuits intégrés tend à diminuer de plus en plus de par l'évolution des technologies submicroniques et des techniques de conception. Cette tendance introduit de nouvelles problématiques sur le test des circuits et systèmes. En effet, le volume de données de test croissant beaucoup plus rapidement que la bande passante des canaux de communication entre matériels de test et circuits, de nouvelles techniques de DFT doivent être envisagées comme par exemple la compression des données de test. Après avoir passé en revue les méthodes de compression existantes, nous proposons un nouveau schéma de compression ainsi que l'architecture de décompression adaptée. Cette technique est indépendante du type des données de test à transmettre et les modifications architecturales du circuit sous test sont minimes. Nous montrons son efficacité tant en terme d'augmentation de la bande passante que temps de test aussi bien pour le test des circuits combinatoires et que pour les circuits dotés de chaînes de scan. Les caractéristiques de cette méthode la rendent particulièrement adéquate aux nouvelles méthodologies de conception et test des systèmes complets intégrés sur silicium.
The ratio between the pin number and the number of transistors contained in a chip decreases with the evolution of submicronic technologies and design techniques. New test challenges appear because of this evolution. Indeed, the test data volume increases most quickly than the bandwidth between test equipments and circuits. New techniques must be developed as, for example, compression-based approaches. After reviewing the test data compression related approaches in literature, we propose a new compression/decompression scheme. This method is independent of test data's types and hardware modifications of the circuit under test are not significant. We show its efficiency in terms of bandwidth gain and test time reduction on both combinational and sequential circuits. Thanks to specific features, the proposed method can be used in the context of SoCs development. | | Directeur(s) de thèse : | ROUZEYRE B. | | Président du jury : | MERCIER J.J. | | Rapporteur(s) : | DUFAZA C. | | Examinateur(s) : | GIRARD P. | | Date de soutenance : | 26/11/2004 |
Compression de Données pour le Test des Circuits Intégrés [texte imprimé] / R. POIRIER, Auteur . - 2004. Langues : Français ( fre) | Tags : | TEST SYSTEMES SUR PUCE COMPRESSION TEST SYSTEMES SUR PUCE COMPRESSION TEST DATA COMPRESSION FOR INTEGRATED CIRCUITS TEST SYSTEM ON A CHIP COMPRESSION MERCI GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL | | Index. décimale : | THE Thèses de doctorat | | Résumé : | Le rapport entre le nombre de broches et le nombre de transistors des circuits intégrés tend à diminuer de plus en plus de par l'évolution des technologies submicroniques et des techniques de conception. Cette tendance introduit de nouvelles problématiques sur le test des circuits et systèmes. En effet, le volume de données de test croissant beaucoup plus rapidement que la bande passante des canaux de communication entre matériels de test et circuits, de nouvelles techniques de DFT doivent être envisagées comme par exemple la compression des données de test. Après avoir passé en revue les méthodes de compression existantes, nous proposons un nouveau schéma de compression ainsi que l'architecture de décompression adaptée. Cette technique est indépendante du type des données de test à transmettre et les modifications architecturales du circuit sous test sont minimes. Nous montrons son efficacité tant en terme d'augmentation de la bande passante que temps de test aussi bien pour le test des circuits combinatoires et que pour les circuits dotés de chaînes de scan. Les caractéristiques de cette méthode la rendent particulièrement adéquate aux nouvelles méthodologies de conception et test des systèmes complets intégrés sur silicium.
The ratio between the pin number and the number of transistors contained in a chip decreases with the evolution of submicronic technologies and design techniques. New test challenges appear because of this evolution. Indeed, the test data volume increases most quickly than the bandwidth between test equipments and circuits. New techniques must be developed as, for example, compression-based approaches. After reviewing the test data compression related approaches in literature, we propose a new compression/decompression scheme. This method is independent of test data's types and hardware modifications of the circuit under test are not significant. We show its efficiency in terms of bandwidth gain and test time reduction on both combinational and sequential circuits. Thanks to specific features, the proposed method can be used in the context of SoCs development. | | Directeur(s) de thèse : | ROUZEYRE B. | | Président du jury : | MERCIER J.J. | | Rapporteur(s) : | DUFAZA C. | | Examinateur(s) : | GIRARD P. | | Date de soutenance : | 26/11/2004 |
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