| Titre : | Etude et Modélisation Electrique du Court-Circuit Grille-Canal dans le Transistor MOS | | Type de document : | texte imprimé | | Auteurs : | J.M. GALLIERE, Auteur | | Année de publication : | 2003 | | Langues : | Français (fre) | | Tags : | V.L.S.I. CMOS TEST VLSI CMOS TEST MODELISATION DE FAUTES DEFAUT COURT-CIRCUIT CRILLE CANAL ELECTRICAL ANALYSIS AND MODELING OF GATE OXIDE SHORT DEFECT IN MOS TECHNOLOGIES ELECTRONIQUE, OPTRONIQUE ET SYSTEMES | | Index. décimale : | THE Thèses de doctorat | | Résumé : | La demande constante de qualité des systèmes sur puce conduit la communauté du test à définir des modèles de fautes toujours plus précis. Cette définition demande une meilleure connaissance des défauts réels susceptibles de survenir dans les circuits intégrés. Cette thèse qui s'inscrit dans le champ de la modélisation de fautes se propose d'étudier et de modéliser un défaut complexe présent dans les circuits CMOS : le court-circuit grille-canal du transistor. Après l'analyse des phénomènes à l'origine du défaut et l'examen du comportement du transistor défaillant, une description détaillée des modèles électriques maillés existant dans la littérature est exposée. Ensuite, une analyse du comportement électrique du transistor défectueux est réalisée en fonction des paramètres imprévisibles du court-circuit tels que la résistance, la position et la taille. Pour compléter cette étude, le transistor défaillant est inséré dans une porte CMOS élémentaire afin de connaître son implication dans le dysfonctionnement des circuits. L'étude est étendue pour définir les conditions optimales de détection de ce défaut des points de vue test booléen et test en courant. La principale limitation des modèles électriques existant dans la littérature est l'impossibilité de modéliser le composant défectueux dans le cas de transistors dessinés à la longueur minimale autorisée par la technologie. Nous proposons un modèle original, le modèle non-maillé, qui permet la modélisation de transistors minimums affectés par cette défaillance.
The increasing demand of high quality electronics systems has spurred the definition of very accurate fault models. Accurate definition of fault models implies a deep knowledge of real defects that may occur in today ICs. The objective of this work, in the context of fault modeling, is to study and modelize a very complex defect called : Gate Oxide Short defect. After analysis of the origins of the defect and analysis of the faulty behavior, a detailed description of the existing models is given. Then, the behavior of the faulty transistor is analyzed as a function of the unpredictable parameters such as the resistance, location and size of the defect. Finally, the faulty transistor is included in a cascade of inverters to study the boolean, current and delay detection. Optimal conditions for detection are also defined. Knowing that existing models can not be used with minimum transistors in a given technology, a new non-splitted model is proposed and validated. | | Directeur(s) de thèse : | RENOVELL M. | | Président du jury : | BERTRAND Y. | | Rapporteur(s) : | FOULLIAT P.;SEGURA J. | | Examinateur(s) : | AZAIS F. | | Date de soutenance : | 12/12/2003 |
Etude et Modélisation Electrique du Court-Circuit Grille-Canal dans le Transistor MOS [texte imprimé] / J.M. GALLIERE, Auteur . - 2003. Langues : Français ( fre) | Tags : | V.L.S.I. CMOS TEST VLSI CMOS TEST MODELISATION DE FAUTES DEFAUT COURT-CIRCUIT CRILLE CANAL ELECTRICAL ANALYSIS AND MODELING OF GATE OXIDE SHORT DEFECT IN MOS TECHNOLOGIES ELECTRONIQUE, OPTRONIQUE ET SYSTEMES | | Index. décimale : | THE Thèses de doctorat | | Résumé : | La demande constante de qualité des systèmes sur puce conduit la communauté du test à définir des modèles de fautes toujours plus précis. Cette définition demande une meilleure connaissance des défauts réels susceptibles de survenir dans les circuits intégrés. Cette thèse qui s'inscrit dans le champ de la modélisation de fautes se propose d'étudier et de modéliser un défaut complexe présent dans les circuits CMOS : le court-circuit grille-canal du transistor. Après l'analyse des phénomènes à l'origine du défaut et l'examen du comportement du transistor défaillant, une description détaillée des modèles électriques maillés existant dans la littérature est exposée. Ensuite, une analyse du comportement électrique du transistor défectueux est réalisée en fonction des paramètres imprévisibles du court-circuit tels que la résistance, la position et la taille. Pour compléter cette étude, le transistor défaillant est inséré dans une porte CMOS élémentaire afin de connaître son implication dans le dysfonctionnement des circuits. L'étude est étendue pour définir les conditions optimales de détection de ce défaut des points de vue test booléen et test en courant. La principale limitation des modèles électriques existant dans la littérature est l'impossibilité de modéliser le composant défectueux dans le cas de transistors dessinés à la longueur minimale autorisée par la technologie. Nous proposons un modèle original, le modèle non-maillé, qui permet la modélisation de transistors minimums affectés par cette défaillance.
The increasing demand of high quality electronics systems has spurred the definition of very accurate fault models. Accurate definition of fault models implies a deep knowledge of real defects that may occur in today ICs. The objective of this work, in the context of fault modeling, is to study and modelize a very complex defect called : Gate Oxide Short defect. After analysis of the origins of the defect and analysis of the faulty behavior, a detailed description of the existing models is given. Then, the behavior of the faulty transistor is analyzed as a function of the unpredictable parameters such as the resistance, location and size of the defect. Finally, the faulty transistor is included in a cascade of inverters to study the boolean, current and delay detection. Optimal conditions for detection are also defined. Knowing that existing models can not be used with minimum transistors in a given technology, a new non-splitted model is proposed and validated. | | Directeur(s) de thèse : | RENOVELL M. | | Président du jury : | BERTRAND Y. | | Rapporteur(s) : | FOULLIAT P.;SEGURA J. | | Examinateur(s) : | AZAIS F. | | Date de soutenance : | 12/12/2003 |
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