| Titre : | Test Orienté Utilisateurdes Circuits Configurables de Type FPGA à Base de SRAM | | Type de document : | texte imprimé | | Auteurs : | P. FAURE, Auteur | | Année de publication : | 2002 | | Langues : | Français (fre) | | Tags : | TEST FPGA CVT AUTOTEST GVT ELECTRONIQUE, OPTRONIQUE ET SYSTEMES | | Index. décimale : | THE Thèses de doctorat | | Résumé : | Cette thèse propose une stratégie de test orientée utilisateur pour les circuits configurables de type FPGA à base de SRAM. Après une présentation de l'architecture de ce type decircuit et un état de l'art des techniques de test orientées fabrication pour le FPGA, une stratégie detest innovante est proposée orientée pour l'utilisateur du circuit. Le but est d'offrir à l'utilisateur la possibilité de tester tous les éléments actifs du circuit implanté dans le FPGA. Cette stratégie offre dans un premier temps une adaptation des descriptions FPGA aux outils de génération de vecteurs de test. De ces descriptions, des simplifications sont réalisées afin de réduire le temps de génération des vecteurs de test (GVT). Ses descriptions simplifiées servent uniquement à la GVT. La seconde phase consiste à créer une chaîne de scan dans le FPGA de façon qu'elle soit utilisable lors de l'implantation d'un circuit, notamment que seul les bascules des blocs logiques actifs par l'implantation soient utilisés. Tout ceci pour améliorer sensiblement la couverture de fautes des circuits séquentiels. La dernière phase consiste à générer pour l'utilisateur une technique d'autotest du circuit. Afin deréduire considérablement le nombre d'éléments utilisés par l'ajout de la logique additionnelle, la phasede test est composée de plusieurs configurations de test. Des configurations de test pour lesinterconnexions avec aucune logique additionnelle, et des configurations de test pour les bits de configuration des tables d'allocations (LUT) qui nécessitent de la logique supplémentaire.
This thesis proposes a test strategy oriented user for the configurable circuits of type SRAM-based FPGA. After an overview of the architecture of this type of circuit and a review of the techniques of test oriented manufacture for the FPGA, a innovating strategy of test is proposed and oriented for the user of the circuit. The goal is to make it possible to the user to test all the active elements of the circuit implemented in the FPGA. This strategy offers an adaptation of descriptions FPGA to the tools of automatic test pattern generation (ATPG). Of these descriptions, simplifications are carried out in order to reduce the generation time for the ATPG. Its simplified descriptions are used only for the ATPG. The second phase consists in creating a scan chain in the FPGA so that it is usable at the time of the implementation of a circuit, in particular that only the flip-flops of the active logical blocks by the implementation are used. All this to appreciably improve the faults coverage ofthe sequential circuits. The last phase consists in generating for the user a technique of self-test of thecircuit. In order to reduce considerably the number of elements used for the additional logic, the test phase is made up of several configurations of test. The test configurations for the interconnections with any additional logic, and the test configurations for the configuration bits of the look up table (LUT) which require additional logic. | | Directeur(s) de thèse : | RENOVELL M. | | Président du jury : | ROUZEYRE B. | | Rapporteur(s) : | ROBACH C.;PRINETTO P. | | Examinateur(s) : | PORTAL J.M. | | Date de soutenance : | 19/12/2002 |
Test Orienté Utilisateurdes Circuits Configurables de Type FPGA à Base de SRAM [texte imprimé] / P. FAURE, Auteur . - 2002. Langues : Français ( fre) | Tags : | TEST FPGA CVT AUTOTEST GVT ELECTRONIQUE, OPTRONIQUE ET SYSTEMES | | Index. décimale : | THE Thèses de doctorat | | Résumé : | Cette thèse propose une stratégie de test orientée utilisateur pour les circuits configurables de type FPGA à base de SRAM. Après une présentation de l'architecture de ce type decircuit et un état de l'art des techniques de test orientées fabrication pour le FPGA, une stratégie detest innovante est proposée orientée pour l'utilisateur du circuit. Le but est d'offrir à l'utilisateur la possibilité de tester tous les éléments actifs du circuit implanté dans le FPGA. Cette stratégie offre dans un premier temps une adaptation des descriptions FPGA aux outils de génération de vecteurs de test. De ces descriptions, des simplifications sont réalisées afin de réduire le temps de génération des vecteurs de test (GVT). Ses descriptions simplifiées servent uniquement à la GVT. La seconde phase consiste à créer une chaîne de scan dans le FPGA de façon qu'elle soit utilisable lors de l'implantation d'un circuit, notamment que seul les bascules des blocs logiques actifs par l'implantation soient utilisés. Tout ceci pour améliorer sensiblement la couverture de fautes des circuits séquentiels. La dernière phase consiste à générer pour l'utilisateur une technique d'autotest du circuit. Afin deréduire considérablement le nombre d'éléments utilisés par l'ajout de la logique additionnelle, la phasede test est composée de plusieurs configurations de test. Des configurations de test pour lesinterconnexions avec aucune logique additionnelle, et des configurations de test pour les bits de configuration des tables d'allocations (LUT) qui nécessitent de la logique supplémentaire.
This thesis proposes a test strategy oriented user for the configurable circuits of type SRAM-based FPGA. After an overview of the architecture of this type of circuit and a review of the techniques of test oriented manufacture for the FPGA, a innovating strategy of test is proposed and oriented for the user of the circuit. The goal is to make it possible to the user to test all the active elements of the circuit implemented in the FPGA. This strategy offers an adaptation of descriptions FPGA to the tools of automatic test pattern generation (ATPG). Of these descriptions, simplifications are carried out in order to reduce the generation time for the ATPG. Its simplified descriptions are used only for the ATPG. The second phase consists in creating a scan chain in the FPGA so that it is usable at the time of the implementation of a circuit, in particular that only the flip-flops of the active logical blocks by the implementation are used. All this to appreciably improve the faults coverage ofthe sequential circuits. The last phase consists in generating for the user a technique of self-test of thecircuit. In order to reduce considerably the number of elements used for the additional logic, the test phase is made up of several configurations of test. The test configurations for the interconnections with any additional logic, and the test configurations for the configuration bits of the look up table (LUT) which require additional logic. | | Directeur(s) de thèse : | RENOVELL M. | | Président du jury : | ROUZEYRE B. | | Rapporteur(s) : | ROBACH C.;PRINETTO P. | | Examinateur(s) : | PORTAL J.M. | | Date de soutenance : | 19/12/2002 |
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