| Titre : | Test de Fautes Dynamiques dans les Mémoires SRAM | | Type de document : | texte imprimé | | Auteurs : | L. DILILLO, Auteur | | Année de publication : | 2005 | | Langues : | Français (fre) | | Tags : | MEMOIRES SRAM TEST FAUTES DYNAMIQUES TEST MARCH SRAM MEMORIES TEST DYNAMIC FAULTS MARCH TEST GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL | | Index. décimale : | THE Thèses de doctorat | | Résumé : | Dans les systèmes sur puce (SoC), les éléments de mémorisation représentent la grande majorité des dispositifs embarqués. En conséquence, ces dispositifs deviennent l'un des détracteurs principaux du rendement de production. Les solutions utilisées actuellement pour tester les mémoires volatiles de type SRAM sont principalement axées vers la détection de fautes statiques, comme les fautes de collage et font appel à des algorithmes bien connus tels que les algorithmes March. Cependant, ces solutions de test ne permettent généralement pas de mettre en évidence certains dysfonctionnements particuliers apparaissant dans les technologies submicroniques les plus récentes. En effet, certains défauts, et notamment les défauts résistifs, peuvent engendrer un dysfonctionnement dynamique qui ne se traduit par des erreurs logiques que dans des configurations très spécifiques. Ces pannes dites " pannes dynamiques " ou " pannes de délai " nécessitent en fait une séquence de plusieurs opérations de lecture/écriture pour être sensibilisés. L'objectif de mes travaux de thèse a été d'étudier le comportement des mémoires statiques SRAM en présence de défauts à caractère temporel ou dynamique et de développer des solutions méthodologiques et algorithmiques permettant de mettre en évidence ces défauts. Ces travaux ont été réalisés en collaboration avec la Société Infineon (Sophia Antipolis) spécialisée dans la conception de mémoires SRAM. Les éléments de mémoire que j'ai plus particulièrement étudiés sont les décodeurs d'adresses, les cellules mémoires et les circuits de précharge.
Embedded memories will continue to dominate the System-on-Chip silicon area in the next years. Consequently, memories will be the main responsible of the overall System-on-Chip yield. It therefore becomes evident that the development of efficient test solutions and repair schemes for memories are essential. Memory test solutions are mostly oriented to static fault detection. Recent works show that VDSM (Very Deep Sub-Micron) technologies more frequently involve dynamic faults. Among the known dynamic faults that may affect SRAM memories, I concentrate my studies on those that affect the different devices inside the SRAM structure. In particular I have studied dynamic faults in the address decoders and in core-cell, where the information is physically stored and the pre-charge circuits. Concerning the address decoder I have produced a complete study on ADOFs (address decoder open faults) and resistive-ADOF. For the SRAM core-cell, I have treated the behavior of this device in case of presence of resistive-open defects. Some of these defects involve dynamic faults as dynamic read destructive faults (dRDFs) and hard to detect data retention faults (dDRFs). After having found the fault models relative to the defects, I have proposed efficient March test procedures to detect them. My last study concerns the dynamic faults in precharge circuits of SRAMs. In this case, I have produced an analysis and characterization of the faulty behaviour of the SRAM in case of resistive-open defects in the precharge circuit, and after I have proposed an efficient test algorithm called March Pre. I have produced all my research studies at LIRMM laboratory in collaboration with Infineon Technology, Sophia Antipolis. | | Directeur(s) de thèse : | PRAVOSSOUDOVITCH S. | | Co-directeur(s) de thèse : | GIRARD P. | | Rapporteur(s) : | TOUBOUL A.;SENTIEYS O. | | Examinateur(s) : | PRINETTO P.;VIAL J.C. | | Date de soutenance : | 08/06/2005 |
Test de Fautes Dynamiques dans les Mémoires SRAM [texte imprimé] / L. DILILLO, Auteur . - 2005. Langues : Français ( fre) | Tags : | MEMOIRES SRAM TEST FAUTES DYNAMIQUES TEST MARCH SRAM MEMORIES TEST DYNAMIC FAULTS MARCH TEST GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL | | Index. décimale : | THE Thèses de doctorat | | Résumé : | Dans les systèmes sur puce (SoC), les éléments de mémorisation représentent la grande majorité des dispositifs embarqués. En conséquence, ces dispositifs deviennent l'un des détracteurs principaux du rendement de production. Les solutions utilisées actuellement pour tester les mémoires volatiles de type SRAM sont principalement axées vers la détection de fautes statiques, comme les fautes de collage et font appel à des algorithmes bien connus tels que les algorithmes March. Cependant, ces solutions de test ne permettent généralement pas de mettre en évidence certains dysfonctionnements particuliers apparaissant dans les technologies submicroniques les plus récentes. En effet, certains défauts, et notamment les défauts résistifs, peuvent engendrer un dysfonctionnement dynamique qui ne se traduit par des erreurs logiques que dans des configurations très spécifiques. Ces pannes dites " pannes dynamiques " ou " pannes de délai " nécessitent en fait une séquence de plusieurs opérations de lecture/écriture pour être sensibilisés. L'objectif de mes travaux de thèse a été d'étudier le comportement des mémoires statiques SRAM en présence de défauts à caractère temporel ou dynamique et de développer des solutions méthodologiques et algorithmiques permettant de mettre en évidence ces défauts. Ces travaux ont été réalisés en collaboration avec la Société Infineon (Sophia Antipolis) spécialisée dans la conception de mémoires SRAM. Les éléments de mémoire que j'ai plus particulièrement étudiés sont les décodeurs d'adresses, les cellules mémoires et les circuits de précharge.
Embedded memories will continue to dominate the System-on-Chip silicon area in the next years. Consequently, memories will be the main responsible of the overall System-on-Chip yield. It therefore becomes evident that the development of efficient test solutions and repair schemes for memories are essential. Memory test solutions are mostly oriented to static fault detection. Recent works show that VDSM (Very Deep Sub-Micron) technologies more frequently involve dynamic faults. Among the known dynamic faults that may affect SRAM memories, I concentrate my studies on those that affect the different devices inside the SRAM structure. In particular I have studied dynamic faults in the address decoders and in core-cell, where the information is physically stored and the pre-charge circuits. Concerning the address decoder I have produced a complete study on ADOFs (address decoder open faults) and resistive-ADOF. For the SRAM core-cell, I have treated the behavior of this device in case of presence of resistive-open defects. Some of these defects involve dynamic faults as dynamic read destructive faults (dRDFs) and hard to detect data retention faults (dDRFs). After having found the fault models relative to the defects, I have proposed efficient March test procedures to detect them. My last study concerns the dynamic faults in precharge circuits of SRAMs. In this case, I have produced an analysis and characterization of the faulty behaviour of the SRAM in case of resistive-open defects in the precharge circuit, and after I have proposed an efficient test algorithm called March Pre. I have produced all my research studies at LIRMM laboratory in collaboration with Infineon Technology, Sophia Antipolis. | | Directeur(s) de thèse : | PRAVOSSOUDOVITCH S. | | Co-directeur(s) de thèse : | GIRARD P. | | Rapporteur(s) : | TOUBOUL A.;SENTIEYS O. | | Examinateur(s) : | PRINETTO P.;VIAL J.C. | | Date de soutenance : | 08/06/2005 |
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