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5 résultat(s) recherche sur le tag 'faible consommation'
Affiner la recherche Interroger des sources externesLow Power Methodology Manual / M. KEATING
Titre : Low Power Methodology Manual Type de document : texte imprimé Auteurs : M. KEATING, Auteur ; M.J. FLYNN, Auteur ; R. AITKEN, Auteur ; GIBBONS , Auteur ; SHIU-KAI, Auteur Editeur : Springer Année de publication : 2008 Importance : 300 p. ISBN/ISSN/EAN : 978-0-387-71818-7 Langues : Inconnue (und) Tags : FAIBLE CONSOMMATION DESIGN V.L.S.I. Index. décimale : E5 E5 - Micro-Electronique Low Power Methodology Manual [texte imprimé] / M. KEATING, Auteur ; M.J. FLYNN, Auteur ; R. AITKEN, Auteur ; GIBBONS , Auteur ; SHIU-KAI, Auteur . - [S.l.] : Springer, 2008 . - 300 p.
ISBN : 978-0-387-71818-7
Langues : Inconnue (und)
Tags : FAIBLE CONSOMMATION DESIGN V.L.S.I. Index. décimale : E5 E5 - Micro-Electronique Réservation
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Cote Support Localisation Section Notes Disponibilité E5 / 13490 Papier OUVRAGES MICRO-ELECTRONIQUE Emprunté par: Philippe Maurine
Sorti jusqu'au 07/01/2011
Titre : Power Aware Design Methodologies Type de document : texte imprimé Auteurs : M. PEDRAM, Auteur ; J. RABAEY, Auteur Editeur : Kluwer Academic Publishers Année de publication : 2002 Importance : 521 p. ISBN/ISSN/EAN : 1-4020-7152-3 Langues : Inconnue (und) Tags : FAIBLE CONSOMMATION DESIGN V.L.S.I. Index. décimale : E5 E5 - Micro-Electronique Power Aware Design Methodologies [texte imprimé] / M. PEDRAM, Auteur ; J. RABAEY, Auteur . - [S.l.] : Kluwer Academic Publishers, 2002 . - 521 p.
ISBN : 1-4020-7152-3
Langues : Inconnue (und)
Tags : FAIBLE CONSOMMATION DESIGN V.L.S.I. Index. décimale : E5 E5 - Micro-Electronique Réservation
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Cote Support Localisation Section Notes Disponibilité E5 / 13604 Papier OUVRAGES MICRO-ELECTRONIQUE Disponible
Titre : Power -Aware Testing and Test Strategies for Low Power Devices Type de document : texte imprimé Auteurs : P. GIRARD, Auteur ; Nicola NICOLICI, Auteur ; WEN X., Auteur Editeur : Springer Année de publication : 2010 Importance : 363 p. ISBN/ISSN/EAN : 978-1-441-90927-5 Langues : Anglais (eng) Tags : test faible consommation Index. décimale : E5 E5 - Micro-Electronique Power -Aware Testing and Test Strategies for Low Power Devices [texte imprimé] / P. GIRARD, Auteur ; Nicola NICOLICI, Auteur ; WEN X., Auteur . - [S.l.] : Springer, 2010 . - 363 p.
ISBN : 978-1-441-90927-5
Langues : Anglais (eng)
Tags : test faible consommation Index. décimale : E5 E5 - Micro-Electronique Réservation
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Cote Support Localisation Section Notes Disponibilité E5 / 15093 Papier OUVRAGES MICRO-ELECTRONIQUE Emprunté par: Leonardo Zordan
Sorti jusqu'au 19/01/2012E5 / 15094 Papier OUVRAGES MICRO-ELECTRONIQUE Disponible E5 / 15095 Papier OUVRAGES MICRO-ELECTRONIQUE Disponible E5 / 15096 Papier OUVRAGES MICRO-ELECTRONIQUE Disponible 
Titre : Test Faible Consommation des Circuits munis de Chaînes de SCAN Type de document : texte imprimé Auteurs : Y. BONHOMME, Auteur Année de publication : 2003 Langues : Français (fre) Tags : TEST FAIBLE CONSOMMATION CVT CHAINE DE SCAN TEST FAIBLE CONSOMMATION CVT CHAINE DE SCAN TEST LOW POWER DFT SCAN CHAIN DESIGN GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL Index. décimale : THE Thèses de doctorat Résumé : Cette thèse s'inscrit dans le cadre de la réduction de la consommation de puissance durant le test des circuits munis de chaînes de scan. En effet, l'insertion de chaînes de scan est une technique de conception en vue du test qui est largement utilisée dans les circuits intégrés ou les systèmes sur puces (SoC), mais qui pose quelques problèmes. Elle nécessite un nombre important de cycles d'horloge pour permettre le chargement et le déchargement des données de test. Ces opérations engendrent une activité de commutation dans le circuit largement plus importante que celle rencontrée lors du fonctionnement normal. L'objectif de cette thèse est de proposer des techniques permettant de réduire cette suractivité afin d'éviter des conséquences néfastes sur le circuit telles qu'une baisse de sa fiabilité ou sa destruction pure et simple.
This thesis relates to the power minimization during scan design testing. The full scan design is considered to be the best DfT (Design for Test) discipline. Over the years, it has gained wide-spread acceptability in VLSI design or System on Chip (SoC) cores. During test, scan-based architectures require a large number of shift operations to load and unload test data. All these operations produce a switching activity which is more important than that during normal functioning. For this purpose, we propose several solutions to minimize the power consumption during scan testing. These solutions allow safe and no destructive testing of the circuit under test.Directeur(s) de thèse : PRAVOSSOUDOVITCH S. Président du jury : LANDRAULT C. Rapporteur(s) : DUFAZA C.;LEVEUGLE R. Examinateur(s) : NAUTS C.;GIRARD P. Date de soutenance : 25/09/2003 Test Faible Consommation des Circuits munis de Chaînes de SCAN [texte imprimé] / Y. BONHOMME, Auteur . - 2003.
Langues : Français (fre)
Tags : TEST FAIBLE CONSOMMATION CVT CHAINE DE SCAN TEST FAIBLE CONSOMMATION CVT CHAINE DE SCAN TEST LOW POWER DFT SCAN CHAIN DESIGN GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL Index. décimale : THE Thèses de doctorat Résumé : Cette thèse s'inscrit dans le cadre de la réduction de la consommation de puissance durant le test des circuits munis de chaînes de scan. En effet, l'insertion de chaînes de scan est une technique de conception en vue du test qui est largement utilisée dans les circuits intégrés ou les systèmes sur puces (SoC), mais qui pose quelques problèmes. Elle nécessite un nombre important de cycles d'horloge pour permettre le chargement et le déchargement des données de test. Ces opérations engendrent une activité de commutation dans le circuit largement plus importante que celle rencontrée lors du fonctionnement normal. L'objectif de cette thèse est de proposer des techniques permettant de réduire cette suractivité afin d'éviter des conséquences néfastes sur le circuit telles qu'une baisse de sa fiabilité ou sa destruction pure et simple.
This thesis relates to the power minimization during scan design testing. The full scan design is considered to be the best DfT (Design for Test) discipline. Over the years, it has gained wide-spread acceptability in VLSI design or System on Chip (SoC) cores. During test, scan-based architectures require a large number of shift operations to load and unload test data. All these operations produce a switching activity which is more important than that during normal functioning. For this purpose, we propose several solutions to minimize the power consumption during scan testing. These solutions allow safe and no destructive testing of the circuit under test.Directeur(s) de thèse : PRAVOSSOUDOVITCH S. Président du jury : LANDRAULT C. Rapporteur(s) : DUFAZA C.;LEVEUGLE R. Examinateur(s) : NAUTS C.;GIRARD P. Date de soutenance : 25/09/2003 Réservation
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Cote Support Localisation Section Notes Disponibilité THE-03 / 9810 Papier THESES NON CLASSES Disponible Documents numériques
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Titre : Ultra Low Power Capacitive Sensor Interfaces Type de document : texte imprimé Auteurs : W. BRACKE, Auteur ; R. PUERS, Auteur ; C. VANHOOF, Auteur Editeur : Springer Année de publication : 2007 Importance : 104 p. ISBN/ISSN/EAN : 978-1-4020-6231-5 Langues : Inconnue (und) Tags : MICROSYSTEMES FAIBLE CONSOMMATION CAPTEURS - CAPACITIFS Index. décimale : E5 E5 - Micro-Electronique Ultra Low Power Capacitive Sensor Interfaces [texte imprimé] / W. BRACKE, Auteur ; R. PUERS, Auteur ; C. VANHOOF, Auteur . - [S.l.] : Springer, 2007 . - 104 p.
ISBN : 978-1-4020-6231-5
Langues : Inconnue (und)
Tags : MICROSYSTEMES FAIBLE CONSOMMATION CAPTEURS - CAPACITIFS Index. décimale : E5 E5 - Micro-Electronique Réservation
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Cote Support Localisation Section Notes Disponibilité E5 / 13834 Papier OUVRAGES MICRO-ELECTRONIQUE Emprunté par: Pascal Nouet
Sorti jusqu'au 26/05/2011
