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Handbook of FPGA Design Security / Ted Huffmire

Public ISBD Titre : Handbook of FPGA Design Security Type de document : texte imprimé Auteurs : Ted Huffmire, Auteur Editeur : Springer Année de publication : 2011 Importance : 177 p. ISBN/ISSN/EAN : 978-90-481-9156-7 Langues : Anglais (eng) Tags : FPGA Index. décimale : E2 E2 - Architecture Matérielle, synthèse VHDL Handbook of FPGA Design Security [texte imprimé] / Ted Huffmire, Auteur . - [S.l.] : Springer, 2011 . - 177 p. ISBN : 978-90-481-9156-7 Langues : Anglais (eng) Tags : FPGA Index. décimale : E2 E2 - Architecture Matérielle, synthèse VHDL

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E2 / 15166	Papier	OUVRAGES	MICRO-ELECTRONIQUE		Emprunté par: Lionel Torres Sorti jusqu'au 06/04/2012

Architectures Reconfigurables Dynamiquement pour les Systèmes sur Puce / G. SASSATELLI

Public ISBD Titre : Architectures Reconfigurables Dynamiquement pour les Systèmes sur Puce Type de document : texte imprimé Auteurs : G. SASSATELLI, Auteur Année de publication : 2002 Langues : Français (fre) Tags : SYSTEMES SUR PUCE  ARCHITECTURE RECONFIGURABLE  FPGA  SYSTEME SUR PUCE  ARCHITECTURE RECONFIGURABLES  FPGAS  RECONFIGURATION DYNAMIQUE  VON NEUMANN  MULTIMEDIA  TRAITEMENT DU SIGNAL  SYSTOLIC RING  SYSTEM ON CHIP  RECONFIGURABLE ARCHITECTURE  FPGAS  DYNAMICAL RECONFIGURATION  VON NEUMANN  MULTIMEDIA  DIGITAL SIGNAL PROCESSING  SYSTOLIC RING  GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL Index. décimale : THE Thèses de doctorat Résumé : L'avènement récent de réseaux de télécommunications à hauts débits (Internet, UMTS) joint à l'explosion du marché des technologies de l'information pose aujourd'hui des contraintes sans précédentes sur la conception d'architectures dédiées au traitement numérique du signal. Le niveau de performances requis, les impératifs en termes de coûts et consommation font qu'il n'est plus aujourd'hui envisageable d'avoir recours à des architectures exclusivement basées sur des microprocesseurs. En effet, le paradigme de Von Neumann interdit toute forme d'exécution concurrente et limite donc de ce fait les performances envisageable lors de l'exécution d'algorithmes. Dans un contexte de système sur puce (SoC : System on Chip), les architectures reconfigurables proposent un compromis intéressant entre performances de la logique câblée et flexibilité des microprocesseurs ; il se prêtent donc bien à la réalisation d'accélérateurs prenant en charge le traitement des parties chronophages des algorithmes considérés. Ce mémoire expose un état de l'art des solutions dédiées au traitement numérique du signal et propose une architecture reconfigurable dynamiquement solutionnant les limitations intrinsèques des architectures reconfigurables classiques tels que les FPGAs (Field Programmable Gate Array). La structure proposée est détaillée, validée sur des algorithmes (multimédia) puis évaluée dans un contexte de système sur puce. New high data bandwidth wireless networks will soon allow the emergence of multimedia oriented applications on embedded devices such as PDAs (Pocket Data Assistants). Microprocessors are today getting more and more inefficient for a growing range of applications. Its principles -The Von Neumann paradig- based on the sequential execution of algorithms will no longer be able to cope with the kind of highly computing intensive applications of multimedia world, especially in a strongly cost and power-constrained context. Design reuse offers a solution: a wide range of IP (Intellectual Property) cores are available to SoCs (System-on-Chip) designers, but each one of these is usually dedicated to a given algorithm, thus providing a very low level of flexibility. Thanks to their high level of flexibility structurally programmable architectures are potentially interesting candidates to overcome classical CPUs limitations. Based on a parallel execution model, we present in this thesis a new dynamically reconfigurable architecture dedicated to dataflow oriented applications acceleration. Principles, realizations and comparative results in a SoC context will be exposed for some classical multimedia algorithms, targeted on different architectures. Directeur(s) de thèse : CAMBON G. Président du jury : GREINER A. Rapporteur(s) : DEMIGNY D. Examinateur(s) : GLESNER M.;PAINDAVOINE M. Date de soutenance : 04/04/2002 Architectures Reconfigurables Dynamiquement pour les Systèmes sur Puce [texte imprimé] / G. SASSATELLI, Auteur . - 2002. Langues : Français (fre) Tags : SYSTEMES SUR PUCE  ARCHITECTURE RECONFIGURABLE  FPGA  SYSTEME SUR PUCE  ARCHITECTURE RECONFIGURABLES  FPGAS  RECONFIGURATION DYNAMIQUE  VON NEUMANN  MULTIMEDIA  TRAITEMENT DU SIGNAL  SYSTOLIC RING  SYSTEM ON CHIP  RECONFIGURABLE ARCHITECTURE  FPGAS  DYNAMICAL RECONFIGURATION  VON NEUMANN  MULTIMEDIA  DIGITAL SIGNAL PROCESSING  SYSTOLIC RING  GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL Index. décimale : THE Thèses de doctorat Résumé : L'avènement récent de réseaux de télécommunications à hauts débits (Internet, UMTS) joint à l'explosion du marché des technologies de l'information pose aujourd'hui des contraintes sans précédentes sur la conception d'architectures dédiées au traitement numérique du signal. Le niveau de performances requis, les impératifs en termes de coûts et consommation font qu'il n'est plus aujourd'hui envisageable d'avoir recours à des architectures exclusivement basées sur des microprocesseurs. En effet, le paradigme de Von Neumann interdit toute forme d'exécution concurrente et limite donc de ce fait les performances envisageable lors de l'exécution d'algorithmes. Dans un contexte de système sur puce (SoC : System on Chip), les architectures reconfigurables proposent un compromis intéressant entre performances de la logique câblée et flexibilité des microprocesseurs ; il se prêtent donc bien à la réalisation d'accélérateurs prenant en charge le traitement des parties chronophages des algorithmes considérés. Ce mémoire expose un état de l'art des solutions dédiées au traitement numérique du signal et propose une architecture reconfigurable dynamiquement solutionnant les limitations intrinsèques des architectures reconfigurables classiques tels que les FPGAs (Field Programmable Gate Array). La structure proposée est détaillée, validée sur des algorithmes (multimédia) puis évaluée dans un contexte de système sur puce. New high data bandwidth wireless networks will soon allow the emergence of multimedia oriented applications on embedded devices such as PDAs (Pocket Data Assistants). Microprocessors are today getting more and more inefficient for a growing range of applications. Its principles -The Von Neumann paradig- based on the sequential execution of algorithms will no longer be able to cope with the kind of highly computing intensive applications of multimedia world, especially in a strongly cost and power-constrained context. Design reuse offers a solution: a wide range of IP (Intellectual Property) cores are available to SoCs (System-on-Chip) designers, but each one of these is usually dedicated to a given algorithm, thus providing a very low level of flexibility. Thanks to their high level of flexibility structurally programmable architectures are potentially interesting candidates to overcome classical CPUs limitations. Based on a parallel execution model, we present in this thesis a new dynamically reconfigurable architecture dedicated to dataflow oriented applications acceleration. Principles, realizations and comparative results in a SoC context will be exposed for some classical multimedia algorithms, targeted on different architectures. Directeur(s) de thèse : CAMBON G. Président du jury : GREINER A. Rapporteur(s) : DEMIGNY D. Examinateur(s) : GLESNER M.;PAINDAVOINE M. Date de soutenance : 04/04/2002

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THE-02 / 7430	Papier	THESES	NON CLASSES		Disponible

Circuits Reconfigurables Robustes / J.M. DUTERTRE

Public ISBD Titre : Circuits Reconfigurables Robustes Type de document : texte imprimé Auteurs : J.M. DUTERTRE, Auteur Année de publication : 2002 Langues : Français (fre) Tags : CIRCUITS RECONFIGURABLES  FPGA  SRAM Index. décimale : THE Thèses de doctorat Résumé : Cette thèse est consacrée à l'étude de solutions de durcissement des circuits reconfigurables à base de SRAM aux effets radiatifs singuliers. Un partitionnement symbolique des FPGA en une couche de configuration et une couche opérative a permis de mettre en évidence et de hiérarchiser les erreurs d'origine radiative. C'est l'éventuelle inversion de bits de configuration qui est le principal facteur limitant l'usage des FPGA en milieu radiatif. Après avoir étudié les solutions actuellement retenues, nous présentons deux approches permettant d'assurer leur durcissement. La première approche est basée sur la restructuration des inverseurs et des éléments de mémorisation au niveau de l'agencement de leurs transistors. Elle permet de durcir efficacement la couche opérative aux effets singuliers. Elle est également adaptée au durcissement de la couche de configuration, mais au prix d'un surcoût en surface important. La deuxième approche repose sur l'utilisation d'un code détecteur et correcteur d'erreurs par test de la parité. Elle est dédiée au durcissement de la couche de configuration. Un circuit test est également présenté afin de valider expérimentalement les principes de durcissement par restructuration que nous avons utilisés. This thesis is devoted to the development of Single Event Upset hardness methodologies dedicated to SRAM based FPGA. SEU may alter the FPGA function through induced errors in the configuration memory. This is the major concern about the use of FPGA in radiation environment. Furthermore they affect the user logic in a similar way than classical integrated circuits. Thanks to restructuration of their transistors arrangement and number, we propose a new inverter and data latch architectures. It allows us to define an SEU proof architecture for user logic hardness. This method is although applicable to harden the configuration memory. However it is area consuming. So we propose a second methodology dedicated to the configuration memory. It is an Error Correction And Detection algorithm based on parity testing. Finally we present the test circuit we designed to validate the restructurating approach. Directeur(s) de thèse : ROCHE F.M. Président du jury : BERTRAND Y. Rapporteur(s) : FOUILLAT P.;NICOLAIDIS M. Examinateur(s) : CATHEBRAS G.;MICHEL J. Date de soutenance : 30/10/2002 Circuits Reconfigurables Robustes [texte imprimé] / J.M. DUTERTRE, Auteur . - 2002. Langues : Français (fre) Tags : CIRCUITS RECONFIGURABLES  FPGA  SRAM Index. décimale : THE Thèses de doctorat Résumé : Cette thèse est consacrée à l'étude de solutions de durcissement des circuits reconfigurables à base de SRAM aux effets radiatifs singuliers. Un partitionnement symbolique des FPGA en une couche de configuration et une couche opérative a permis de mettre en évidence et de hiérarchiser les erreurs d'origine radiative. C'est l'éventuelle inversion de bits de configuration qui est le principal facteur limitant l'usage des FPGA en milieu radiatif. Après avoir étudié les solutions actuellement retenues, nous présentons deux approches permettant d'assurer leur durcissement. La première approche est basée sur la restructuration des inverseurs et des éléments de mémorisation au niveau de l'agencement de leurs transistors. Elle permet de durcir efficacement la couche opérative aux effets singuliers. Elle est également adaptée au durcissement de la couche de configuration, mais au prix d'un surcoût en surface important. La deuxième approche repose sur l'utilisation d'un code détecteur et correcteur d'erreurs par test de la parité. Elle est dédiée au durcissement de la couche de configuration. Un circuit test est également présenté afin de valider expérimentalement les principes de durcissement par restructuration que nous avons utilisés. This thesis is devoted to the development of Single Event Upset hardness methodologies dedicated to SRAM based FPGA. SEU may alter the FPGA function through induced errors in the configuration memory. This is the major concern about the use of FPGA in radiation environment. Furthermore they affect the user logic in a similar way than classical integrated circuits. Thanks to restructuration of their transistors arrangement and number, we propose a new inverter and data latch architectures. It allows us to define an SEU proof architecture for user logic hardness. This method is although applicable to harden the configuration memory. However it is area consuming. So we propose a second methodology dedicated to the configuration memory. It is an Error Correction And Detection algorithm based on parity testing. Finally we present the test circuit we designed to validate the restructurating approach. Directeur(s) de thèse : ROCHE F.M. Président du jury : BERTRAND Y. Rapporteur(s) : FOUILLAT P.;NICOLAIDIS M. Examinateur(s) : CATHEBRAS G.;MICHEL J. Date de soutenance : 30/10/2002

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THE-02 / 7425	Papier	THESES	MICRO-ELECTRONIQUE		Exclu du prêt

Méthodologies d'Evaluation et de Prototypage des Systèmes Numériques Intégrés / S. PILLEMENT

Public ISBD Titre : Méthodologies d'Evaluation et de Prototypage des Systèmes Numériques Intégrés Type de document : texte imprimé Auteurs : S. PILLEMENT, Auteur Année de publication : 1998 Langues : Français (fre) Tags : METHODOLOGIE DE CONCEPTION CONJOINTE  FPGA  SYSTEMES MIXTES LOGICIELS/MATERIELS  ELECTRONIQUE, OPTRONIQUE ET SYSTEMES Index. décimale : THE Thèses de doctorat Directeur(s) de thèse : ROBERT M. Président du jury : CAMBON G. Rapporteur(s) : WEBER S.;PAINDAVOINE M. Examinateur(s) : TORRES L.;BARTHEL D.;ROUZEYRE B.;CARABINA J. Date de soutenance : 07/12/1998 Méthodologies d'Evaluation et de Prototypage des Systèmes Numériques Intégrés [texte imprimé] / S. PILLEMENT, Auteur . - 1998. Langues : Français (fre) Tags : METHODOLOGIE DE CONCEPTION CONJOINTE  FPGA  SYSTEMES MIXTES LOGICIELS/MATERIELS  ELECTRONIQUE, OPTRONIQUE ET SYSTEMES Index. décimale : THE Thèses de doctorat Directeur(s) de thèse : ROBERT M. Président du jury : CAMBON G. Rapporteur(s) : WEBER S.;PAINDAVOINE M. Examinateur(s) : TORRES L.;BARTHEL D.;ROUZEYRE B.;CARABINA J. Date de soutenance : 07/12/1998

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THE-98 / 6399	Papier	THESES	NON CLASSES		Disponible

Test Orienté Utilisateurdes Circuits Configurables de Type FPGA à Base de SRAM / P. FAURE 

Public ISBD Titre : Test Orienté Utilisateurdes Circuits Configurables de Type FPGA à Base de SRAM Type de document : texte imprimé Auteurs : P. FAURE, Auteur Année de publication : 2002 Langues : Français (fre) Tags : TEST  FPGA  CVT  AUTOTEST  GVT  ELECTRONIQUE, OPTRONIQUE ET SYSTEMES Index. décimale : THE Thèses de doctorat Résumé : Cette thèse propose une stratégie de test orientée utilisateur pour les circuits configurables de type FPGA à base de SRAM. Après une présentation de l'architecture de ce type decircuit et un état de l'art des techniques de test orientées fabrication pour le FPGA, une stratégie detest innovante est proposée orientée pour l'utilisateur du circuit. Le but est d'offrir à l'utilisateur la possibilité de tester tous les éléments actifs du circuit implanté dans le FPGA. Cette stratégie offre dans un premier temps une adaptation des descriptions FPGA aux outils de génération de vecteurs de test. De ces descriptions, des simplifications sont réalisées afin de réduire le temps de génération des vecteurs de test (GVT). Ses descriptions simplifiées servent uniquement à la GVT. La seconde phase consiste à créer une chaîne de scan dans le FPGA de façon qu'elle soit utilisable lors de l'implantation d'un circuit, notamment que seul les bascules des blocs logiques actifs par l'implantation soient utilisés. Tout ceci pour améliorer sensiblement la couverture de fautes des circuits séquentiels. La dernière phase consiste à générer pour l'utilisateur une technique d'autotest du circuit. Afin deréduire considérablement le nombre d'éléments utilisés par l'ajout de la logique additionnelle, la phasede test est composée de plusieurs configurations de test. Des configurations de test pour lesinterconnexions avec aucune logique additionnelle, et des configurations de test pour les bits de configuration des tables d'allocations (LUT) qui nécessitent de la logique supplémentaire. This thesis proposes a test strategy oriented user for the configurable circuits of type SRAM-based FPGA. After an overview of the architecture of this type of circuit and a review of the techniques of test oriented manufacture for the FPGA, a innovating strategy of test is proposed and oriented for the user of the circuit. The goal is to make it possible to the user to test all the active elements of the circuit implemented in the FPGA. This strategy offers an adaptation of descriptions FPGA to the tools of automatic test pattern generation (ATPG). Of these descriptions, simplifications are carried out in order to reduce the generation time for the ATPG. Its simplified descriptions are used only for the ATPG. The second phase consists in creating a scan chain in the FPGA so that it is usable at the time of the implementation of a circuit, in particular that only the flip-flops of the active logical blocks by the implementation are used. All this to appreciably improve the faults coverage ofthe sequential circuits. The last phase consists in generating for the user a technique of self-test of thecircuit. In order to reduce considerably the number of elements used for the additional logic, the test phase is made up of several configurations of test. The test configurations for the interconnections with any additional logic, and the test configurations for the configuration bits of the look up table (LUT) which require additional logic. Directeur(s) de thèse : RENOVELL M. Président du jury : ROUZEYRE B. Rapporteur(s) : ROBACH C.;PRINETTO P. Examinateur(s) : PORTAL J.M. Date de soutenance : 19/12/2002 Test Orienté Utilisateurdes Circuits Configurables de Type FPGA à Base de SRAM [texte imprimé] / P. FAURE, Auteur . - 2002. Langues : Français (fre) Tags : TEST  FPGA  CVT  AUTOTEST  GVT  ELECTRONIQUE, OPTRONIQUE ET SYSTEMES Index. décimale : THE Thèses de doctorat Résumé : Cette thèse propose une stratégie de test orientée utilisateur pour les circuits configurables de type FPGA à base de SRAM. Après une présentation de l'architecture de ce type decircuit et un état de l'art des techniques de test orientées fabrication pour le FPGA, une stratégie detest innovante est proposée orientée pour l'utilisateur du circuit. Le but est d'offrir à l'utilisateur la possibilité de tester tous les éléments actifs du circuit implanté dans le FPGA. Cette stratégie offre dans un premier temps une adaptation des descriptions FPGA aux outils de génération de vecteurs de test. De ces descriptions, des simplifications sont réalisées afin de réduire le temps de génération des vecteurs de test (GVT). Ses descriptions simplifiées servent uniquement à la GVT. La seconde phase consiste à créer une chaîne de scan dans le FPGA de façon qu'elle soit utilisable lors de l'implantation d'un circuit, notamment que seul les bascules des blocs logiques actifs par l'implantation soient utilisés. Tout ceci pour améliorer sensiblement la couverture de fautes des circuits séquentiels. La dernière phase consiste à générer pour l'utilisateur une technique d'autotest du circuit. Afin deréduire considérablement le nombre d'éléments utilisés par l'ajout de la logique additionnelle, la phasede test est composée de plusieurs configurations de test. Des configurations de test pour lesinterconnexions avec aucune logique additionnelle, et des configurations de test pour les bits de configuration des tables d'allocations (LUT) qui nécessitent de la logique supplémentaire. This thesis proposes a test strategy oriented user for the configurable circuits of type SRAM-based FPGA. After an overview of the architecture of this type of circuit and a review of the techniques of test oriented manufacture for the FPGA, a innovating strategy of test is proposed and oriented for the user of the circuit. The goal is to make it possible to the user to test all the active elements of the circuit implemented in the FPGA. This strategy offers an adaptation of descriptions FPGA to the tools of automatic test pattern generation (ATPG). Of these descriptions, simplifications are carried out in order to reduce the generation time for the ATPG. Its simplified descriptions are used only for the ATPG. The second phase consists in creating a scan chain in the FPGA so that it is usable at the time of the implementation of a circuit, in particular that only the flip-flops of the active logical blocks by the implementation are used. All this to appreciably improve the faults coverage ofthe sequential circuits. The last phase consists in generating for the user a technique of self-test of thecircuit. In order to reduce considerably the number of elements used for the additional logic, the test phase is made up of several configurations of test. The test configurations for the interconnections with any additional logic, and the test configurations for the configuration bits of the look up table (LUT) which require additional logic. Directeur(s) de thèse : RENOVELL M. Président du jury : ROUZEYRE B. Rapporteur(s) : ROBACH C.;PRINETTO P. Examinateur(s) : PORTAL J.M. Date de soutenance : 19/12/2002

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THE-02 / 7474	Papier	THESES	NON CLASSES		Disponible

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Test de Pannes Temporelles dans les Circuits Programmables de Type FPGA-SRAM / O. HERON

Public ISBD Titre : Test de Pannes Temporelles dans les Circuits Programmables de Type FPGA-SRAM Type de document : texte imprimé Auteurs : O. HERON, Auteur Année de publication : 2004 Langues : Français (fre) Tags : CIRCUITS PROGRAMMABLES  FPGA  PANNES TEMPORELLES  TEST  TEST INTEGRE DELAY FAULT TESTING IN-SRAM-BASED FPGAS  PROGRAMMABLE CIRCUITS  FPGA  DELAY FAULTS  TEST  BUILT-IN SELF TEST (BIST)  GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL Index. décimale : THE Thèses de doctorat Résumé : Cette thèse propose une méthode de test de pannes temporelles adaptée aux circuits programmables de type FPGA. La méthode proposée se place en complément des autres techniques publiées dans le domaine du test des FPGA visant à tester des pannes temporelles sur les interconnexions configurables. Elle cible en effet les pannes temporelles affectant les cellules logiques programmables (LUT). La démarche suivie dans cette étude peut se diviser en deux parties. Dans la première partie sont définies tout d'abord les conditions de test des pannes temporelles dans une LUT indépendante. Ces conditions sont obtenues à partir d' une série d'analyses électriques effectuées sur une LUT. Dans ce processus d' analyse, un modèle de panne temporelle particulier est également élaboré sur la base des résultats obtenus. Dans la deuxième partie sont présentées les configurations de test et la séquence de vecteurs de test permettant le test de pannes temporelles dans toutes les LUT du circuit FPGA. Cette phase d'étude a donné lieu au développement d' une architecture de test utilisant un nombre de configurations de test égal à celui déterminé pour une LUT indépendante. Ce résultat significatif assure ainsi un temps de test minimal et nettement inférieur à celui obtenu a l' aide d'approches utilisées habituellement dans l' industrie. Cette architecture de test a fait l' objet d' une série de validation sur le cas concret du circuit FPGA Virtex de Xilinx. En complément de cette étude, une architecture de test intégré a était développée et implantée dans le Virtex. This thesis proposes a test method enabling the delay fault testing in FPGA circuits. This test method can be viewed as a complement approach to those published in the literature. These approaches mainly focus on the delay faults occurring on the configurable interconnections while the proposed method focuses on the delay faults occurring in the configurable logic blocks (LUT). The test method can be divided in two parts. Firstly, it is defined the requirements for testing delay faults in an isolated LUT. These requirements are obtained from several timing simulations performed on a LUT. From results, it is also developed a particular delay fault model. Secondly, it is presented the test configurations and the test sequence allowing the test of every delay fault in all the LUTs of a given FPGA. As a result, a special architecture has been proposed in which the number of test configurations is equal to that determined in an isolated LUT. This significant result guarantees a minimal test time, very less than that obtained with classical approaches, which are commonly used by the manufacturers. To validate the solution, several logical simulations have been performed in a commercial FPGA: the Virtex from Xilinx. As an extension, a Built-In Self Test architecture has been also proposed and implemented in the Virtex. Directeur(s) de thèse : PRAVOSSOUDOVITCH S. Président du jury : RENOVELL M. Rapporteur(s) : DANTO Y.;GIAMBIASI N. Examinateur(s) : GIRARD P.;PORTAL J.M. Date de soutenance : 08/11/2004 Test de Pannes Temporelles dans les Circuits Programmables de Type FPGA-SRAM [texte imprimé] / O. HERON, Auteur . - 2004. Langues : Français (fre) Tags : CIRCUITS PROGRAMMABLES  FPGA  PANNES TEMPORELLES  TEST  TEST INTEGRE DELAY FAULT TESTING IN-SRAM-BASED FPGAS  PROGRAMMABLE CIRCUITS  FPGA  DELAY FAULTS  TEST  BUILT-IN SELF TEST (BIST)  GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL Index. décimale : THE Thèses de doctorat Résumé : Cette thèse propose une méthode de test de pannes temporelles adaptée aux circuits programmables de type FPGA. La méthode proposée se place en complément des autres techniques publiées dans le domaine du test des FPGA visant à tester des pannes temporelles sur les interconnexions configurables. Elle cible en effet les pannes temporelles affectant les cellules logiques programmables (LUT). La démarche suivie dans cette étude peut se diviser en deux parties. Dans la première partie sont définies tout d'abord les conditions de test des pannes temporelles dans une LUT indépendante. Ces conditions sont obtenues à partir d' une série d'analyses électriques effectuées sur une LUT. Dans ce processus d' analyse, un modèle de panne temporelle particulier est également élaboré sur la base des résultats obtenus. Dans la deuxième partie sont présentées les configurations de test et la séquence de vecteurs de test permettant le test de pannes temporelles dans toutes les LUT du circuit FPGA. Cette phase d'étude a donné lieu au développement d' une architecture de test utilisant un nombre de configurations de test égal à celui déterminé pour une LUT indépendante. Ce résultat significatif assure ainsi un temps de test minimal et nettement inférieur à celui obtenu a l' aide d'approches utilisées habituellement dans l' industrie. Cette architecture de test a fait l' objet d' une série de validation sur le cas concret du circuit FPGA Virtex de Xilinx. En complément de cette étude, une architecture de test intégré a était développée et implantée dans le Virtex. This thesis proposes a test method enabling the delay fault testing in FPGA circuits. This test method can be viewed as a complement approach to those published in the literature. These approaches mainly focus on the delay faults occurring on the configurable interconnections while the proposed method focuses on the delay faults occurring in the configurable logic blocks (LUT). The test method can be divided in two parts. Firstly, it is defined the requirements for testing delay faults in an isolated LUT. These requirements are obtained from several timing simulations performed on a LUT. From results, it is also developed a particular delay fault model. Secondly, it is presented the test configurations and the test sequence allowing the test of every delay fault in all the LUTs of a given FPGA. As a result, a special architecture has been proposed in which the number of test configurations is equal to that determined in an isolated LUT. This significant result guarantees a minimal test time, very less than that obtained with classical approaches, which are commonly used by the manufacturers. To validate the solution, several logical simulations have been performed in a commercial FPGA: the Virtex from Xilinx. As an extension, a Built-In Self Test architecture has been also proposed and implemented in the Virtex. Directeur(s) de thèse : PRAVOSSOUDOVITCH S. Président du jury : RENOVELL M. Rapporteur(s) : DANTO Y.;GIAMBIASI N. Examinateur(s) : GIRARD P.;PORTAL J.M. Date de soutenance : 08/11/2004

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THE-04 / 11552	Papier	THESES	NON CLASSES		Disponible

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