| Titre : | Méthodologies de Conception Conjointe Logicielle et Matérielle | | Type de document : | texte imprimé | | Auteurs : | G. PELISSIER, Auteur | | Année de publication : | 2002 | | Langues : | Français (fre) | | Tags : | SOC METHODOLOGIE DE CONCEPTION CONJOINTE SYSTEMES MIXTES LOGICIELS/MATERIELS GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL | | Index. décimale : | THE Thèses de doctorat | | Résumé : | Les progrès technologiques, les prévisions sur la productivité des ingénieurs, l'augmentation exponentielle de la complexité des systèmes sur silicium, soulignent le besoin de nouvelles méthodologies de conception. Cette thèse décrit un nouveau flot de conception développé à STMicroelectronics qui réduit de façon significative la durée de conception de systèmes sur puce à base de plusieurs processeurs. Ce flot propose une méthodologie incrémentale de conception/vérification autour de plusieurs outils pour permettre la réutilisation de propriétés intellectuelles et le développement concurrent logiciel et matériel en associant des modèles à différents niveaux d'abstraction : fonctionnel, avec la précision cycle, au niveau du transfert des registres et au niveau porte avec l'émulation. Le principal objectif de cette thèse est d'illustrer la faisabilité de ce nouveau flot de conception conjoint par l'exemple d'un encodeur MPEG2 vidéo. A partir de cette expérimentation, nous soulignons les bénéfices et les limites de cette nouvelle approche. Le second objectif de ce travail est d'améliorer la méthodologie descendante de conception conjointe avec trois contributions importantes. La première est la capacité d'accélérer la traduction du C en VHDL avec un analyseur syntaxique de langage C. Cet outil aide le concepteur à raffiner la description matérielle petit à petit sans affecter les vitesses de simulation. La seconde contribution permet l'exploration, la vérification et la validation d'architecture grâce au développement d'un analyseur de signaux. L'outil donne quelques caractéristiques intéressantes tel que l'analyse des performances d'un bus, la vérification de protocole, la vérification et la validation de systèmes complexes et il permet de contrôler l'équivalence fonctionnelle et la précision cycle entre deux modèles du même composant. La troisième contribution est d'étudier l'approche Esterel dans un flot de conception conjoint pour la modélisation, la vérification formelle de propriétés et la couverture d'état.
Technological progress, designers' productivity expectations and exponential increase of system on chip (SOC) complexity, generates the need for new design methodologies. This thesis describes a new design flow developed at STMicroelectronics that significantly reduces time-to-market for complex multiprocessor-based System-On-Chip designs. This flow consists in an incremental design/verification methodology around several tools to enable IP reuse and concurrent hardware and software development by mixing models at different abstraction levels: functional, cycle accurate, register transfer and gate level with the emulation. The main objective of this thesis is to illustrate the feasibility of this new codesign flow with a MPEG2 video encoder design. With this SOC experiment, we emphasize the benefits and the limitations of this new approach. The second objective of this work is to improve the top-down codesign methodology with three major contributions. The first one is the ability to accelerate C to VHDL translation with a lexical analyzer of C language. This tool helps the designer to refine the hardware description step by step without affecting simulation speed. The second contribution allows architecture exploration/verification/validation thanks to the development of a waveform analyzer. The tool gives some interesting features such as bus performance analysis, protocol verification, complex system verification/validation and functional/cycle accuracy equivalence checking between two descriptions of the same component. The third contribution is to study the Esterel approach in a codesign flow in terms of modeling, formal property verification and test coverage. | | Directeur(s) de thèse : | CAMBON G. | | Président du jury : | ROBERT M. | | Rapporteur(s) : | AUGUIN M.;MARTIN E. | | Examinateur(s) : | HERSEMEULE R.;PEROCHON D.;TORRES L. | | Date de soutenance : | 08/06/2002 |
Méthodologies de Conception Conjointe Logicielle et Matérielle [texte imprimé] / G. PELISSIER, Auteur . - 2002. Langues : Français ( fre) | Tags : | SOC METHODOLOGIE DE CONCEPTION CONJOINTE SYSTEMES MIXTES LOGICIELS/MATERIELS GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL | | Index. décimale : | THE Thèses de doctorat | | Résumé : | Les progrès technologiques, les prévisions sur la productivité des ingénieurs, l'augmentation exponentielle de la complexité des systèmes sur silicium, soulignent le besoin de nouvelles méthodologies de conception. Cette thèse décrit un nouveau flot de conception développé à STMicroelectronics qui réduit de façon significative la durée de conception de systèmes sur puce à base de plusieurs processeurs. Ce flot propose une méthodologie incrémentale de conception/vérification autour de plusieurs outils pour permettre la réutilisation de propriétés intellectuelles et le développement concurrent logiciel et matériel en associant des modèles à différents niveaux d'abstraction : fonctionnel, avec la précision cycle, au niveau du transfert des registres et au niveau porte avec l'émulation. Le principal objectif de cette thèse est d'illustrer la faisabilité de ce nouveau flot de conception conjoint par l'exemple d'un encodeur MPEG2 vidéo. A partir de cette expérimentation, nous soulignons les bénéfices et les limites de cette nouvelle approche. Le second objectif de ce travail est d'améliorer la méthodologie descendante de conception conjointe avec trois contributions importantes. La première est la capacité d'accélérer la traduction du C en VHDL avec un analyseur syntaxique de langage C. Cet outil aide le concepteur à raffiner la description matérielle petit à petit sans affecter les vitesses de simulation. La seconde contribution permet l'exploration, la vérification et la validation d'architecture grâce au développement d'un analyseur de signaux. L'outil donne quelques caractéristiques intéressantes tel que l'analyse des performances d'un bus, la vérification de protocole, la vérification et la validation de systèmes complexes et il permet de contrôler l'équivalence fonctionnelle et la précision cycle entre deux modèles du même composant. La troisième contribution est d'étudier l'approche Esterel dans un flot de conception conjoint pour la modélisation, la vérification formelle de propriétés et la couverture d'état.
Technological progress, designers' productivity expectations and exponential increase of system on chip (SOC) complexity, generates the need for new design methodologies. This thesis describes a new design flow developed at STMicroelectronics that significantly reduces time-to-market for complex multiprocessor-based System-On-Chip designs. This flow consists in an incremental design/verification methodology around several tools to enable IP reuse and concurrent hardware and software development by mixing models at different abstraction levels: functional, cycle accurate, register transfer and gate level with the emulation. The main objective of this thesis is to illustrate the feasibility of this new codesign flow with a MPEG2 video encoder design. With this SOC experiment, we emphasize the benefits and the limitations of this new approach. The second objective of this work is to improve the top-down codesign methodology with three major contributions. The first one is the ability to accelerate C to VHDL translation with a lexical analyzer of C language. This tool helps the designer to refine the hardware description step by step without affecting simulation speed. The second contribution allows architecture exploration/verification/validation thanks to the development of a waveform analyzer. The tool gives some interesting features such as bus performance analysis, protocol verification, complex system verification/validation and functional/cycle accuracy equivalence checking between two descriptions of the same component. The third contribution is to study the Esterel approach in a codesign flow in terms of modeling, formal property verification and test coverage. | | Directeur(s) de thèse : | CAMBON G. | | Président du jury : | ROBERT M. | | Rapporteur(s) : | AUGUIN M.;MARTIN E. | | Examinateur(s) : | HERSEMEULE R.;PEROCHON D.;TORRES L. | | Date de soutenance : | 08/06/2002 |
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