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Affiner la recherche Interroger des sources externesAnalyse et Restructuration de Hiérarchies de Classes / C. ROUME
Titre : Analyse et Restructuration de Hiérarchies de Classes Type de document : texte imprimé Auteurs : C. ROUME, Auteur Année de publication : 2004 Langues : Français (fre) Tags : LANGAGE ORIENTE OBJET TREILLIS DE GALLOIS METRIQUES RECONSTRUCTION DE HIERARCHIES DE CLASSES PRINCIPE DE FACTORISATION ET DE GENERALISATION ANALYSE FORMELLE DE CONCEPTS (FCA) Index. décimale : THE Thèses de doctorat Résumé : La taille des hiérarchies de classes ainsi que leur complexité ne permettent plus à un être humain d'en maîtriser tous les aspects. Parmi ceux-ci, nous nous intéressons à la factorisation des propriétés, ce qui implique de les connaître dans leur ensemble, sachant que dans une hiérarchie les propriétés peuvent se compter en dizaines de milliers. Les relations intuitives de spécialisation/généralisation, qui sont conçues entre propriétés d'une hiérarchie de classes et qui ne possèdent aucun support qui les matérialise, sont des difficultés supplémentaires qu'un concepteur ne peut maîtriser sans outil. Afin d'aider un concepteur à gérer ces aspects nous proposons dans cette thèse des méthodes automatiques d'analyse des hiérarchies de classes. La première contribution, pour cette analyse, est un modèle sémantique qui décrit les propriétés de cette hiérarchie ainsi que les relations de spécialisation/généralisation qui existent entre elles. La deuxième contribution est un ensemble de métriques qui quantifient les défauts de factorisation ainsi que le non respect, par les relations d'héritage, des relations de spécialisation/généralisation mises en évidence dans le modèle sémantique. Dans une deuxième partie de la thèse nous proposons, grâce à l'analyse formelle de concepts (treillis de Galois), de restructurer automatiquement une hiérarchies de classes ainsi qu'un diagramme de classes UML. En premier lieu nous adaptons l'algorithme de restructuration CERES au modèle sémantique. Puis nous apportons une nouvelle méthode de restructuration, la méthode GCI (Généralisation Croisée Itérative), que nous appliquons sur des diagrammes UML du milieu industriel (France Télécom R\&D). ** Mots clés Langages à objets, Treillis de Galois (treillis de concepts), Métriques, Reconstruction de Hiérarchies de classes, Principe de Factorisation et de généralisation, Analyse Formelle de Concepts (FCA).
The class hierarchy size and complexity can not authorize any more a human to master the whole hierarchy aspects in its mind. Among those aspects, we are interesting in property factorization, which imply the whole knowledge of them inside a hierarchy, but they can be counted by dozen of thousand. Specialization/generalization intuitive relationships, which are designed between properties of classes without any language supports are additional difficulties that a designer can not master without any tool. In order to help a designer to manage these aspects we propose in this thesis some automatic method to analyse class hierarchies. The first contribution is a semantic model which allows to describe the properties of a hierarchy with their specialization/generalization relationships. The second contribution is a set of metrics which measure the factorization defaults and the lack of respect, by inheritance relationships, of the specialization/generalization relationships showed through the semantic model. In the second part of the thesis we propose, through to formal concept analysis (Galois lattices), to restructure automatically a class hierarchy and a UML class diagram. Firstly we adapt the restructuring algorithm CERES to the semantic model. Then we bring a new method of restructuring, the method ICG (Iterative Cross Generalization), that we apply on industrial UML class diagram (France Télécom R\&D). ** Keywords: Objects languages, Galois lattices (concept lattices), Metrics, Classes hierarchy restructuring, Factorization and generalization principle, Formal Concept Analyses (FCA). ** Les membres du jury - Amedeo Napoli, Directeur de recherche CNRS, LORIA à Nancy, Rapporteur - Houari Sahraoui, Professeur agrégé, Université de Montréal, Rapporteur - Michel Dao, Ingenieur I3A, France Télécom R&D à Issy-les-moulineaux, Examinateur , Président - Roland Ducournau, Professeur à l'Université Montpellier 2, Direteur de thèse - Marianne Huchard, Professeur à l'Université Montpellier 2, Co-encadrant - Thérèse Libourel, Maître de Conférences au CNAM, Co-encadrantDirecteur(s) de thèse : DUCOURNAU R. Co-directeur(s) de thèse : HUCHARD M.;LIBOUREL T. Président du jury : DAO M. Rapporteur(s) : NAPOLI A.;SAHRAOUI H. Date de soutenance : 09/11/2004 Analyse et Restructuration de Hiérarchies de Classes [texte imprimé] / C. ROUME, Auteur . - 2004.
Langues : Français (fre)
Tags : LANGAGE ORIENTE OBJET TREILLIS DE GALLOIS METRIQUES RECONSTRUCTION DE HIERARCHIES DE CLASSES PRINCIPE DE FACTORISATION ET DE GENERALISATION ANALYSE FORMELLE DE CONCEPTS (FCA) Index. décimale : THE Thèses de doctorat Résumé : La taille des hiérarchies de classes ainsi que leur complexité ne permettent plus à un être humain d'en maîtriser tous les aspects. Parmi ceux-ci, nous nous intéressons à la factorisation des propriétés, ce qui implique de les connaître dans leur ensemble, sachant que dans une hiérarchie les propriétés peuvent se compter en dizaines de milliers. Les relations intuitives de spécialisation/généralisation, qui sont conçues entre propriétés d'une hiérarchie de classes et qui ne possèdent aucun support qui les matérialise, sont des difficultés supplémentaires qu'un concepteur ne peut maîtriser sans outil. Afin d'aider un concepteur à gérer ces aspects nous proposons dans cette thèse des méthodes automatiques d'analyse des hiérarchies de classes. La première contribution, pour cette analyse, est un modèle sémantique qui décrit les propriétés de cette hiérarchie ainsi que les relations de spécialisation/généralisation qui existent entre elles. La deuxième contribution est un ensemble de métriques qui quantifient les défauts de factorisation ainsi que le non respect, par les relations d'héritage, des relations de spécialisation/généralisation mises en évidence dans le modèle sémantique. Dans une deuxième partie de la thèse nous proposons, grâce à l'analyse formelle de concepts (treillis de Galois), de restructurer automatiquement une hiérarchies de classes ainsi qu'un diagramme de classes UML. En premier lieu nous adaptons l'algorithme de restructuration CERES au modèle sémantique. Puis nous apportons une nouvelle méthode de restructuration, la méthode GCI (Généralisation Croisée Itérative), que nous appliquons sur des diagrammes UML du milieu industriel (France Télécom R\&D). ** Mots clés Langages à objets, Treillis de Galois (treillis de concepts), Métriques, Reconstruction de Hiérarchies de classes, Principe de Factorisation et de généralisation, Analyse Formelle de Concepts (FCA).
The class hierarchy size and complexity can not authorize any more a human to master the whole hierarchy aspects in its mind. Among those aspects, we are interesting in property factorization, which imply the whole knowledge of them inside a hierarchy, but they can be counted by dozen of thousand. Specialization/generalization intuitive relationships, which are designed between properties of classes without any language supports are additional difficulties that a designer can not master without any tool. In order to help a designer to manage these aspects we propose in this thesis some automatic method to analyse class hierarchies. The first contribution is a semantic model which allows to describe the properties of a hierarchy with their specialization/generalization relationships. The second contribution is a set of metrics which measure the factorization defaults and the lack of respect, by inheritance relationships, of the specialization/generalization relationships showed through the semantic model. In the second part of the thesis we propose, through to formal concept analysis (Galois lattices), to restructure automatically a class hierarchy and a UML class diagram. Firstly we adapt the restructuring algorithm CERES to the semantic model. Then we bring a new method of restructuring, the method ICG (Iterative Cross Generalization), that we apply on industrial UML class diagram (France Télécom R\&D). ** Keywords: Objects languages, Galois lattices (concept lattices), Metrics, Classes hierarchy restructuring, Factorization and generalization principle, Formal Concept Analyses (FCA). ** Les membres du jury - Amedeo Napoli, Directeur de recherche CNRS, LORIA à Nancy, Rapporteur - Houari Sahraoui, Professeur agrégé, Université de Montréal, Rapporteur - Michel Dao, Ingenieur I3A, France Télécom R&D à Issy-les-moulineaux, Examinateur , Président - Roland Ducournau, Professeur à l'Université Montpellier 2, Direteur de thèse - Marianne Huchard, Professeur à l'Université Montpellier 2, Co-encadrant - Thérèse Libourel, Maître de Conférences au CNAM, Co-encadrantDirecteur(s) de thèse : DUCOURNAU R. Co-directeur(s) de thèse : HUCHARD M.;LIBOUREL T. Président du jury : DAO M. Rapporteur(s) : NAPOLI A.;SAHRAOUI H. Date de soutenance : 09/11/2004 Réservation
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Titre : Architectures des Accélérateurs de Traitement Flexibles pour les Systèmes sur Puce Type de document : texte imprimé Auteurs : P. BENOIT, Auteur Année de publication : 2004 Langues : Français (fre) Tags : SYSTEMES SUR PUCE MICROPROCESSEUR DSP ARCHITECTURE RECONFIGURABLE GRANULARITE TRAITEMENT DU SIGNAL TRAITEMENT D'IMAGES ADEQUATION ALGORITHME ARCHITECTURE METRIQUES PARALLELISME MULTIPLEXAGE MATERIEL SYSTEMES SUR PUCE MICROPROCESSEUR DSP ARCHITECTURE RECONFIGURABLE GRANULARITE TRAITEMENT DU SIGNAL ET DES IMAGES ADEQUATION ALGORITHME ARCHITECTURE METRIQUES PARALLELISME MULTIPLEXAGE MATERIEL SYSTEMS ON CHIP MICROPROCESSOR DSP RECONFIGURABLE ARCHITECTURES GRANULARITY DIGITAL SIGNAL AND IMAGE PROCESSING ALGORITHM ARCHITECTURE MAPPING METRICS PARALLELISM DYNAMIC HARDWARE MULTIPLEXING - ROBERT MICHEL PROFESSEUR D'UNIVERSITE UNIVERSITE MONTPELLIER II - SASSATELLI GILLES CHARGE DE RECHERCHE UNIVERSITE MONTPELLIER II - DEMIGNY DIDIER PROFESSEUR D'UNIVERSITE IUT DE LANNION - GARDA PATRICK PROFESSEUR D'UNIVERSITE UNIVERSITE PIERRE ET MARIE CURIE PARIS - SENTIEYS OLIVIER PROFESSEUR D'UNIVERSITE ENSSAT LANNION - CAMBON GASTON PROFESSEUR D'UNIVERSITE UNIVERSITE MONTPELLIER II - TORRES LIONEL MAITRE DE CONFERENCES UNIVERSITE MONTPELLIER II GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL Index. décimale : THE Thèses de doctorat Résumé : Les systèmes sur puce intègrent sur un même substrat de silicium l'ensemble des organes nécessaires à la prise en charge des différentes fonctionnalités du système. Pour la partie dédiée aux traitements numériques, le microprocesseur central est souvent déchargé des applications critiques (traitement du signal et des images en général) par un accélérateur de traitement. C'est par rapport à l'architecture du coprocesseur que se pose la problématique de cette thèse. En effet, de nombreuses approches sont possibles pour ce dernier, et vouloir les comparer s'avère être une tâche complexe. Après avoir fait un état de l'art des différentes solutions architecturales de traitement flexibles, nous proposons un ensemble de métriques dans une optique de caractérisation. Nous illustrons alors notre méthode par la caractérisation et la comparaison d'architectures représentatives de l'état de l'art. Nous montrons que c'est par une exploitation efficace du parallélisme que les coprocesseurs peuvent améliorer significativement leurs performances. Or, malgré de réelles aptitudes, les accélérateurs ne sont pas toujours capables de tirer parti de ce potentiel. C'est pour cela que nous proposons une méthode générale de multiplexage matériel, qui permet d'améliorer les performances par l'exploitation du parallélisme dynamique (boucle et tâches). Par son application à un cas concret, un système baptisé Saturne, nous prouvons que par l'adjonction d'un contrôleur dédié au multiplexage matériel, les performances de l'accélérateur sont quasiment doublées, et ce avec un faible surcoût matériel.
The systems -on-chip integrate on a same silicon die the whole set of cores necessary to handle the various functionalities of the system. For the digital processing part, the central microprocessor is often discharged from the time consuming applications (generally, digital signal processing applications) by a processing accelerator. The thesis problematic stands-on the architecture of this coprocessor. Indeed, many approaches are possible for it, and comparing them is proved to be a complex task. After a state of the art of the various architectural solutions for flexible processing, we propose a whole set of metrics with a perspective of characterization. Then, we illustrate our method by the characterization and the comparison of architectures representative of the state of the art. We show that it is by an effective exploitation of parallelism that the coprocessors can improve significantly their performances. However, in spite of real aptitudes, the accelerators are not always able to benefit from this potential. From this observation, we propose a general method based on hardware multiplexing, allowing effective loop and task parallelism exploitation. By its application to a concrete case, a system named Saturn, we prove that by the addition of a controller dedicated to the hardware multiplexing, the performances of the accelerator are almost doubled, without hardware overcost.Note de contenu : Situation Post-doc : Université de Karlsruhe (Allemagne) Directeur(s) de thèse : ROBERT M. Président du jury : CAMBON G. Rapporteur(s) : GARDA P.;DEMIGNY D. Examinateur(s) : SENTIEYS O.;SASSATELLI G. Invité(s) : TORRES L. Date de soutenance : 11/10/2004 Architectures des Accélérateurs de Traitement Flexibles pour les Systèmes sur Puce [texte imprimé] / P. BENOIT, Auteur . - 2004.
Langues : Français (fre)
Tags : SYSTEMES SUR PUCE MICROPROCESSEUR DSP ARCHITECTURE RECONFIGURABLE GRANULARITE TRAITEMENT DU SIGNAL TRAITEMENT D'IMAGES ADEQUATION ALGORITHME ARCHITECTURE METRIQUES PARALLELISME MULTIPLEXAGE MATERIEL SYSTEMES SUR PUCE MICROPROCESSEUR DSP ARCHITECTURE RECONFIGURABLE GRANULARITE TRAITEMENT DU SIGNAL ET DES IMAGES ADEQUATION ALGORITHME ARCHITECTURE METRIQUES PARALLELISME MULTIPLEXAGE MATERIEL SYSTEMS ON CHIP MICROPROCESSOR DSP RECONFIGURABLE ARCHITECTURES GRANULARITY DIGITAL SIGNAL AND IMAGE PROCESSING ALGORITHM ARCHITECTURE MAPPING METRICS PARALLELISM DYNAMIC HARDWARE MULTIPLEXING - ROBERT MICHEL PROFESSEUR D'UNIVERSITE UNIVERSITE MONTPELLIER II - SASSATELLI GILLES CHARGE DE RECHERCHE UNIVERSITE MONTPELLIER II - DEMIGNY DIDIER PROFESSEUR D'UNIVERSITE IUT DE LANNION - GARDA PATRICK PROFESSEUR D'UNIVERSITE UNIVERSITE PIERRE ET MARIE CURIE PARIS - SENTIEYS OLIVIER PROFESSEUR D'UNIVERSITE ENSSAT LANNION - CAMBON GASTON PROFESSEUR D'UNIVERSITE UNIVERSITE MONTPELLIER II - TORRES LIONEL MAITRE DE CONFERENCES UNIVERSITE MONTPELLIER II GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL Index. décimale : THE Thèses de doctorat Résumé : Les systèmes sur puce intègrent sur un même substrat de silicium l'ensemble des organes nécessaires à la prise en charge des différentes fonctionnalités du système. Pour la partie dédiée aux traitements numériques, le microprocesseur central est souvent déchargé des applications critiques (traitement du signal et des images en général) par un accélérateur de traitement. C'est par rapport à l'architecture du coprocesseur que se pose la problématique de cette thèse. En effet, de nombreuses approches sont possibles pour ce dernier, et vouloir les comparer s'avère être une tâche complexe. Après avoir fait un état de l'art des différentes solutions architecturales de traitement flexibles, nous proposons un ensemble de métriques dans une optique de caractérisation. Nous illustrons alors notre méthode par la caractérisation et la comparaison d'architectures représentatives de l'état de l'art. Nous montrons que c'est par une exploitation efficace du parallélisme que les coprocesseurs peuvent améliorer significativement leurs performances. Or, malgré de réelles aptitudes, les accélérateurs ne sont pas toujours capables de tirer parti de ce potentiel. C'est pour cela que nous proposons une méthode générale de multiplexage matériel, qui permet d'améliorer les performances par l'exploitation du parallélisme dynamique (boucle et tâches). Par son application à un cas concret, un système baptisé Saturne, nous prouvons que par l'adjonction d'un contrôleur dédié au multiplexage matériel, les performances de l'accélérateur sont quasiment doublées, et ce avec un faible surcoût matériel.
The systems -on-chip integrate on a same silicon die the whole set of cores necessary to handle the various functionalities of the system. For the digital processing part, the central microprocessor is often discharged from the time consuming applications (generally, digital signal processing applications) by a processing accelerator. The thesis problematic stands-on the architecture of this coprocessor. Indeed, many approaches are possible for it, and comparing them is proved to be a complex task. After a state of the art of the various architectural solutions for flexible processing, we propose a whole set of metrics with a perspective of characterization. Then, we illustrate our method by the characterization and the comparison of architectures representative of the state of the art. We show that it is by an effective exploitation of parallelism that the coprocessors can improve significantly their performances. However, in spite of real aptitudes, the accelerators are not always able to benefit from this potential. From this observation, we propose a general method based on hardware multiplexing, allowing effective loop and task parallelism exploitation. By its application to a concrete case, a system named Saturn, we prove that by the addition of a controller dedicated to the hardware multiplexing, the performances of the accelerator are almost doubled, without hardware overcost.Note de contenu : Situation Post-doc : Université de Karlsruhe (Allemagne) Directeur(s) de thèse : ROBERT M. Président du jury : CAMBON G. Rapporteur(s) : GARDA P.;DEMIGNY D. Examinateur(s) : SENTIEYS O.;SASSATELLI G. Invité(s) : TORRES L. Date de soutenance : 11/10/2004 Réservation
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Cote Support Localisation Section Notes Disponibilité THE-04 / 11443 Papier THESES NON CLASSES Disponible Documents numériques
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