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Contribution à l'Optimisation d'un Flot de Conception Submicronique à Base de Cellules Pré-Caractérisées / F. PICOT 

Public ISBD Titre : Contribution à l'Optimisation d'un Flot de Conception Submicronique à Base de Cellules Pré-Caractérisées Type de document : texte imprimé Auteurs : F. PICOT, Auteur Année de publication : 2002 Langues : Français (fre) Tags : CMOS  CONCEPTION ANALOGIQUE D'ASIC  DIAPHONIE  CMOS  ASIC  MODELISATION  MODULES DE CARACTERISATION  INTERCONNEXIONS  DIAPHONIE  PHENOMENE D'ANTENNE  PROCEDE DE FABRICATION  CMOS  ASIC  MODELING  CHARACTERIZATION STRUCTURES  INTERCONNECTIONS  CROSSTALK  ANTENNA PHENOMENON  PROCESS  ELECTRONIQUE, OPTRONIQUE ET SYSTEMES Index. décimale : THE Thèses de doctorat Résumé : Le développement rapide vers des technologies CMOS fortement submicroniques permet de réaliser des circuits VLSI (Very Large Scale Integrationle) composés de plusieurs millions de transistors. Bénéficiant de cette avancée, les circuits intégrés à application spécifique (ASICs) sont devenus incontournables sur le marché de la microélectronique. Le travail présenté dans ce mémoire vise à améliorer certaines étapes d'un flot de conception à base de cellules pré- caractérisées. Nous nous intéressons, dans un premier temps, à la conception de cellules à travers l'optimisation de la précision du modèle des transistors à l'aide d'une analyse dynamique des performances de ces transistors. Nous utilisons alors des structures de test spécifiques à base d'oscillateurs en anneau. L'analyse est ensuite complétée par une étude des éléments capacitifs parasites d'une cellule. Toutes les structures sont alors regroupées dans un circuit de référence dont l'utilisation s'étend principalement à la qualification d'un procédé de fabrication. La deuxième partie du mémoire concerne l'analyse des interconnexions au niveau circuit. Une première étude consiste à évaluer la précision de l'outil d'extraction des parasites. Nous nous intéressons ensuite au phénomène de diaphonie lié aux interconnexions. Après avoir présenté une modélisation de ce phénomène, nous avons élaboré une structure de mesure permettant de caractériser sur silicium le phénomène de diaphonie. Pour finir, nous présentons un autre phénomène lié aux interconnexions, le phénomène d'antenne. La dernière partie de ce mémoire détaille l' étape de qualification d'un procédé de fabrication. The fast development towards deep submicronic CMOS technology makes it possible to design VLSI circuits (Very Large Scale Integration) composed of several million of transistors. According to this progress, the Application Specific Integrated Circuits (ASICs) have become indispensible on the microelectronics market. The objective of the work presented in this thesis is to improve certain stages of a cell-based Design Flow. As a first step, the model accuracy of transistor for the cell design is optimised with the aid of dynamic analysis of the transistor performance. Specific test structures based on ring oscillators are used. The analysis is then completed by a study of parasitic capacitances at a cell level. All the structures are then included in the reference circuit whose the use extends mainly to process qualification. The second part of the thesis relates to the analysis of interconnections at the circuit level. A first study consists of evaluating the parasitic extraction accuracy of the tool used in the design flow. Then, the crosstalk related to the interconnections is analysed. After having presented a model of this phenomenon, we have worked out a structure allowing us to characterise the on-silicon cross-talk signal. Finally, we present another phenomenon related to interconnections, the antenna phenomenon ("Plasma Process induced Degradation"). The last part of this thesis details the process qualification stage. Directeur(s) de thèse : AUVERGNE D. Président du jury : CAMBON G. Rapporteur(s) : CHANTE J.P.;SICARD E. Examinateur(s) : COLL P.;NOUET P. Date de soutenance : 12/12/2002 Contribution à l'Optimisation d'un Flot de Conception Submicronique à Base de Cellules Pré-Caractérisées [texte imprimé] / F. PICOT, Auteur . - 2002. Langues : Français (fre) Tags : CMOS  CONCEPTION ANALOGIQUE D'ASIC  DIAPHONIE  CMOS  ASIC  MODELISATION  MODULES DE CARACTERISATION  INTERCONNEXIONS  DIAPHONIE  PHENOMENE D'ANTENNE  PROCEDE DE FABRICATION  CMOS  ASIC  MODELING  CHARACTERIZATION STRUCTURES  INTERCONNECTIONS  CROSSTALK  ANTENNA PHENOMENON  PROCESS  ELECTRONIQUE, OPTRONIQUE ET SYSTEMES Index. décimale : THE Thèses de doctorat Résumé : Le développement rapide vers des technologies CMOS fortement submicroniques permet de réaliser des circuits VLSI (Very Large Scale Integrationle) composés de plusieurs millions de transistors. Bénéficiant de cette avancée, les circuits intégrés à application spécifique (ASICs) sont devenus incontournables sur le marché de la microélectronique. Le travail présenté dans ce mémoire vise à améliorer certaines étapes d'un flot de conception à base de cellules pré- caractérisées. Nous nous intéressons, dans un premier temps, à la conception de cellules à travers l'optimisation de la précision du modèle des transistors à l'aide d'une analyse dynamique des performances de ces transistors. Nous utilisons alors des structures de test spécifiques à base d'oscillateurs en anneau. L'analyse est ensuite complétée par une étude des éléments capacitifs parasites d'une cellule. Toutes les structures sont alors regroupées dans un circuit de référence dont l'utilisation s'étend principalement à la qualification d'un procédé de fabrication. La deuxième partie du mémoire concerne l'analyse des interconnexions au niveau circuit. Une première étude consiste à évaluer la précision de l'outil d'extraction des parasites. Nous nous intéressons ensuite au phénomène de diaphonie lié aux interconnexions. Après avoir présenté une modélisation de ce phénomène, nous avons élaboré une structure de mesure permettant de caractériser sur silicium le phénomène de diaphonie. Pour finir, nous présentons un autre phénomène lié aux interconnexions, le phénomène d'antenne. La dernière partie de ce mémoire détaille l' étape de qualification d'un procédé de fabrication. The fast development towards deep submicronic CMOS technology makes it possible to design VLSI circuits (Very Large Scale Integration) composed of several million of transistors. According to this progress, the Application Specific Integrated Circuits (ASICs) have become indispensible on the microelectronics market. The objective of the work presented in this thesis is to improve certain stages of a cell-based Design Flow. As a first step, the model accuracy of transistor for the cell design is optimised with the aid of dynamic analysis of the transistor performance. Specific test structures based on ring oscillators are used. The analysis is then completed by a study of parasitic capacitances at a cell level. All the structures are then included in the reference circuit whose the use extends mainly to process qualification. The second part of the thesis relates to the analysis of interconnections at the circuit level. A first study consists of evaluating the parasitic extraction accuracy of the tool used in the design flow. Then, the crosstalk related to the interconnections is analysed. After having presented a model of this phenomenon, we have worked out a structure allowing us to characterise the on-silicon cross-talk signal. Finally, we present another phenomenon related to interconnections, the antenna phenomenon ("Plasma Process induced Degradation"). The last part of this thesis details the process qualification stage. Directeur(s) de thèse : AUVERGNE D. Président du jury : CAMBON G. Rapporteur(s) : CHANTE J.P.;SICARD E. Examinateur(s) : COLL P.;NOUET P. Date de soutenance : 12/12/2002

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THE-02 / 7661	Papier	THESES	NON CLASSES		Disponible

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Contribution à l'Optimisation de Performances des Références de Tension Bandgap / W. RAHAJANDRAIBE

Public ISBD Titre : Contribution à l'Optimisation de Performances des Références de Tension Bandgap Type de document : texte imprimé Auteurs : W. RAHAJANDRAIBE, Auteur Année de publication : 2002 Langues : Français (fre) Tags : CONCEPTION ANALOGIQUE  BANDGAP  MODELISATION  CONCEPTION ANALOGIQUE  BANDGAP  MODELISATION  CARACTERISATION  FAIBLE CONSOMMATION . PERFORMANCES IMPROVEMENT CONTRIBUTION TO BANDGAP REFERENCE VOLTAGE  ANALOG DESIGN  BANDGAP  MODELING  CHARACTERIZATION  LOW POWER  ELECTRONIQUE, OPTRONIQUE ET SYSTEMES Index. décimale : THE Thèses de doctorat Résumé : L'optimisation de performances des circuits analogiques de nouvelle génération nécessite désormais la mise en oeuvre de nouvelles méthodes de conception. Par ailleurs, afin de concevoir des modules électroniques puis des systèmes électroniques fiables, les progrès technologiques qu'ont connu l'intégration des composants microélectroniques durant la dernière décennie (technologies 0,18m, 0,13m, etc.) doivent s'accompagner d'une modélisation exacte des phénomènes électroniques mis en jeu permettant une évaluation avec une précision suffisante des performances des composants qui seront par la suite envoyés en fabrication. Nous avons développé une méthodologie originale qui allie à la conception une caractérisation précise des paramètres technologiques clés. Nous avons proposé une technique de caractérisation qui tient compte du niveau de polarisation réel des composants sur puce et une extraction des paramètres directement sur le circuit en fonctionnement. Des cellules de test spécifiques basées sur l'architecture d'une référence de tension "bandgap" (BGR) ont été conçues. Implantées sur une technologie BiCMOS (HF2 puis HF4CMOS de STMicroelectronics), ces cellules ont permis de valider les méthodes proposées, puis de déterminer les conditions d'amélioration des performances à très faible courant du circuit final. Une BGR ultra faible consommation (quelques µW) et de grande stabilité en température (5 à 10 ppm/°C) a été conçue avec ces technologies. New design methods are, from now, required for the new generation of the standard analog circuit. Moreover, in order to design electronic modules then reliable electronic systems, the technological progress of the microelectronic component integration during the last decade (0,18m, 0,13m process, etc.) have to come with a good electronic phenomenon modeling allowing an accurate performance evaluation of the components before the manufacturing. We developped an original methodology that combines with the design ressources an accurate determination of the key process parameters. We proposed a new characterization technic that considers the actual on chip components voltage bias, and parameters extraction directly on the operating circuit. Specific test cells based on the bandgap reference (BGR) architecture have been designed. Implemented on a STMicroelectronics BiCMOS process (HF2 then HF4CMOS), these cells allow to validate the proposed method and to determine the improvement conditions at very low current of the final design. An ultra low power (a few µW) very high temperature stability (5 to 10 ppm/°C) BGR has been designed with these technologies. Directeur(s) de thèse : AUVERGNE D. Président du jury : DUFAZA C. Rapporteur(s) : BOUCHAKOUR R.;LOUMEAU P. Examinateur(s) : CIALDELLA B.;MAJOUX B. Invité(s) : CHOWDHURY V. Date de soutenance : 27/11/2002 Contribution à l'Optimisation de Performances des Références de Tension Bandgap [texte imprimé] / W. RAHAJANDRAIBE, Auteur . - 2002. Langues : Français (fre) Tags : CONCEPTION ANALOGIQUE  BANDGAP  MODELISATION  CONCEPTION ANALOGIQUE  BANDGAP  MODELISATION  CARACTERISATION  FAIBLE CONSOMMATION . PERFORMANCES IMPROVEMENT CONTRIBUTION TO BANDGAP REFERENCE VOLTAGE  ANALOG DESIGN  BANDGAP  MODELING  CHARACTERIZATION  LOW POWER  ELECTRONIQUE, OPTRONIQUE ET SYSTEMES Index. décimale : THE Thèses de doctorat Résumé : L'optimisation de performances des circuits analogiques de nouvelle génération nécessite désormais la mise en oeuvre de nouvelles méthodes de conception. Par ailleurs, afin de concevoir des modules électroniques puis des systèmes électroniques fiables, les progrès technologiques qu'ont connu l'intégration des composants microélectroniques durant la dernière décennie (technologies 0,18m, 0,13m, etc.) doivent s'accompagner d'une modélisation exacte des phénomènes électroniques mis en jeu permettant une évaluation avec une précision suffisante des performances des composants qui seront par la suite envoyés en fabrication. Nous avons développé une méthodologie originale qui allie à la conception une caractérisation précise des paramètres technologiques clés. Nous avons proposé une technique de caractérisation qui tient compte du niveau de polarisation réel des composants sur puce et une extraction des paramètres directement sur le circuit en fonctionnement. Des cellules de test spécifiques basées sur l'architecture d'une référence de tension "bandgap" (BGR) ont été conçues. Implantées sur une technologie BiCMOS (HF2 puis HF4CMOS de STMicroelectronics), ces cellules ont permis de valider les méthodes proposées, puis de déterminer les conditions d'amélioration des performances à très faible courant du circuit final. Une BGR ultra faible consommation (quelques µW) et de grande stabilité en température (5 à 10 ppm/°C) a été conçue avec ces technologies. New design methods are, from now, required for the new generation of the standard analog circuit. Moreover, in order to design electronic modules then reliable electronic systems, the technological progress of the microelectronic component integration during the last decade (0,18m, 0,13m process, etc.) have to come with a good electronic phenomenon modeling allowing an accurate performance evaluation of the components before the manufacturing. We developped an original methodology that combines with the design ressources an accurate determination of the key process parameters. We proposed a new characterization technic that considers the actual on chip components voltage bias, and parameters extraction directly on the operating circuit. Specific test cells based on the bandgap reference (BGR) architecture have been designed. Implemented on a STMicroelectronics BiCMOS process (HF2 then HF4CMOS), these cells allow to validate the proposed method and to determine the improvement conditions at very low current of the final design. An ultra low power (a few µW) very high temperature stability (5 to 10 ppm/°C) BGR has been designed with these technologies. Directeur(s) de thèse : AUVERGNE D. Président du jury : DUFAZA C. Rapporteur(s) : BOUCHAKOUR R.;LOUMEAU P. Examinateur(s) : CIALDELLA B.;MAJOUX B. Invité(s) : CHOWDHURY V. Date de soutenance : 27/11/2002

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THE-02 / 7442	Papier	THESES	NON CLASSES		Disponible

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Prediction, Learning and Games / N. CESA-BIANCHI

Public ISBD Titre : Prediction, Learning and Games Type de document : texte imprimé Auteurs : N. CESA-BIANCHI, Auteur ; G. LUGOSI, Auteur Editeur : Cambridge University Press Année de publication : 2006 Importance : 394 p. ISBN/ISSN/EAN : 978-0-521-84108-5 Langues : Inconnue (und) Tags : SCREW THEORY  MODELING  THEORIE DES VIS Index. décimale : I4 I4 - Intelligence Artificielle Prediction, Learning and Games [texte imprimé] / N. CESA-BIANCHI, Auteur ; G. LUGOSI, Auteur . - [S.l.] : Cambridge University Press, 2006 . - 394 p. ISBN : 978-0-521-84108-5 Langues : Inconnue (und) Tags : SCREW THEORY  MODELING  THEORIE DES VIS Index. décimale : I4 I4 - Intelligence Artificielle

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I4 / 13697	Papier	OUVRAGES	INFORMATIQUE		Disponible