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Affiner la recherche Interroger des sources externesEtude et Modélisation Electrique du Court-Circuit Grille-Canal dans le Transistor MOS / J.M. GALLIERE
Titre : Etude et Modélisation Electrique du Court-Circuit Grille-Canal dans le Transistor MOS Type de document : texte imprimé Auteurs : J.M. GALLIERE, Auteur Année de publication : 2003 Langues : Français (fre) Tags : V.L.S.I. CMOS TEST VLSI CMOS TEST MODELISATION DE FAUTES DEFAUT COURT-CIRCUIT CRILLE CANAL ELECTRICAL ANALYSIS AND MODELING OF GATE OXIDE SHORT DEFECT IN MOS TECHNOLOGIES ELECTRONIQUE, OPTRONIQUE ET SYSTEMES Index. décimale : THE Thèses de doctorat Résumé : La demande constante de qualité des systèmes sur puce conduit la communauté du test à définir des modèles de fautes toujours plus précis. Cette définition demande une meilleure connaissance des défauts réels susceptibles de survenir dans les circuits intégrés. Cette thèse qui s'inscrit dans le champ de la modélisation de fautes se propose d'étudier et de modéliser un défaut complexe présent dans les circuits CMOS : le court-circuit grille-canal du transistor. Après l'analyse des phénomènes à l'origine du défaut et l'examen du comportement du transistor défaillant, une description détaillée des modèles électriques maillés existant dans la littérature est exposée. Ensuite, une analyse du comportement électrique du transistor défectueux est réalisée en fonction des paramètres imprévisibles du court-circuit tels que la résistance, la position et la taille. Pour compléter cette étude, le transistor défaillant est inséré dans une porte CMOS élémentaire afin de connaître son implication dans le dysfonctionnement des circuits. L'étude est étendue pour définir les conditions optimales de détection de ce défaut des points de vue test booléen et test en courant. La principale limitation des modèles électriques existant dans la littérature est l'impossibilité de modéliser le composant défectueux dans le cas de transistors dessinés à la longueur minimale autorisée par la technologie. Nous proposons un modèle original, le modèle non-maillé, qui permet la modélisation de transistors minimums affectés par cette défaillance.
The increasing demand of high quality electronics systems has spurred the definition of very accurate fault models. Accurate definition of fault models implies a deep knowledge of real defects that may occur in today ICs. The objective of this work, in the context of fault modeling, is to study and modelize a very complex defect called : Gate Oxide Short defect. After analysis of the origins of the defect and analysis of the faulty behavior, a detailed description of the existing models is given. Then, the behavior of the faulty transistor is analyzed as a function of the unpredictable parameters such as the resistance, location and size of the defect. Finally, the faulty transistor is included in a cascade of inverters to study the boolean, current and delay detection. Optimal conditions for detection are also defined. Knowing that existing models can not be used with minimum transistors in a given technology, a new non-splitted model is proposed and validated.Directeur(s) de thèse : RENOVELL M. Président du jury : BERTRAND Y. Rapporteur(s) : FOULLIAT P.;SEGURA J. Examinateur(s) : AZAIS F. Date de soutenance : 12/12/2003 Etude et Modélisation Electrique du Court-Circuit Grille-Canal dans le Transistor MOS [texte imprimé] / J.M. GALLIERE, Auteur . - 2003.
Langues : Français (fre)
Tags : V.L.S.I. CMOS TEST VLSI CMOS TEST MODELISATION DE FAUTES DEFAUT COURT-CIRCUIT CRILLE CANAL ELECTRICAL ANALYSIS AND MODELING OF GATE OXIDE SHORT DEFECT IN MOS TECHNOLOGIES ELECTRONIQUE, OPTRONIQUE ET SYSTEMES Index. décimale : THE Thèses de doctorat Résumé : La demande constante de qualité des systèmes sur puce conduit la communauté du test à définir des modèles de fautes toujours plus précis. Cette définition demande une meilleure connaissance des défauts réels susceptibles de survenir dans les circuits intégrés. Cette thèse qui s'inscrit dans le champ de la modélisation de fautes se propose d'étudier et de modéliser un défaut complexe présent dans les circuits CMOS : le court-circuit grille-canal du transistor. Après l'analyse des phénomènes à l'origine du défaut et l'examen du comportement du transistor défaillant, une description détaillée des modèles électriques maillés existant dans la littérature est exposée. Ensuite, une analyse du comportement électrique du transistor défectueux est réalisée en fonction des paramètres imprévisibles du court-circuit tels que la résistance, la position et la taille. Pour compléter cette étude, le transistor défaillant est inséré dans une porte CMOS élémentaire afin de connaître son implication dans le dysfonctionnement des circuits. L'étude est étendue pour définir les conditions optimales de détection de ce défaut des points de vue test booléen et test en courant. La principale limitation des modèles électriques existant dans la littérature est l'impossibilité de modéliser le composant défectueux dans le cas de transistors dessinés à la longueur minimale autorisée par la technologie. Nous proposons un modèle original, le modèle non-maillé, qui permet la modélisation de transistors minimums affectés par cette défaillance.
The increasing demand of high quality electronics systems has spurred the definition of very accurate fault models. Accurate definition of fault models implies a deep knowledge of real defects that may occur in today ICs. The objective of this work, in the context of fault modeling, is to study and modelize a very complex defect called : Gate Oxide Short defect. After analysis of the origins of the defect and analysis of the faulty behavior, a detailed description of the existing models is given. Then, the behavior of the faulty transistor is analyzed as a function of the unpredictable parameters such as the resistance, location and size of the defect. Finally, the faulty transistor is included in a cascade of inverters to study the boolean, current and delay detection. Optimal conditions for detection are also defined. Knowing that existing models can not be used with minimum transistors in a given technology, a new non-splitted model is proposed and validated.Directeur(s) de thèse : RENOVELL M. Président du jury : BERTRAND Y. Rapporteur(s) : FOULLIAT P.;SEGURA J. Examinateur(s) : AZAIS F. Date de soutenance : 12/12/2003 Réservation
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Titre : Modélisation de Fautes et Test des Mémoires Flash Type de document : texte imprimé Auteurs : Olivier GINEZ, Auteur Année de publication : 2007 Langues : Français (fre) Tags : FLASH FLOTOX DEFAUTS MECANISMES DE DEFAILLANCE MODELISATION DE FAUTES TEST FAULT MODELING AND TEST OF FLASH MEMORIES FLASH MEMORIES FLOTOX DEFECTS FAILURE MECHANISMS FAULT MODELING TEST GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL Index. décimale : THE Thèses de doctorat Résumé : Les mémoires non volatiles de type Flash sont aujourd hui présentes dans un grand nombre de circuits intégrés conçus pour des applications électroniques portables et occupent une grande partie de leur surface. L absence de défauts à l intérieur de ces mémoires constitue donc un des éléments clés du rendement de production pour tous les fabricants de ce type d applications. Cependant, la grande densité d intégration et la complexité de leur procédé de fabrication rendent ces mémoires Flash de plus en plus sensibles aux défauts de fabrication. Pour mettre en évidence les défaillances qui altèrent la fonctionnalité de ces mémoires, des solutions de test efficaces et peu coûteuses doivent être mises en place Les solutions et algorithmes actuellement utilisés pour tester les mémoires RAM ne sont pas adaptés à l environnement Flash à cause de la faible vitesse de programmation de celle-ci. De plus, les modèles de faute que l on trouve dans la littérature et qui sont relatifs aux mémoires RAM ne sont pas forcément réalistes dans le cas des mémoires Flash. La première partie de cette thèse propose une analyse complète des défauts réalistes que l on trouve dans ces mémoires et qui sont extraits de données silicium issue d une technologie Flash 150nm. Cette analyse, basée sur l injection de défauts dans une matrice réduite de mémoire Flash, a permis de mettre en exergue un grand nombre de comportements fautifs et de leur attribuer des modèles de faute fonctionnels. La suite de ce travail de thèse est consacrée à l élaboration de nouvelles solutions de test permettant d améliorer les stratégies existantes. Les solutions proposées sont construites en s appuyant sur les spécificités de la mémoire Flash, comme par exemple sa faculté à programmer certains de ses blocs en une seule fois avec le même motif et en un temps de programmation réduit. Une évaluation de ces solutions est ensuite effectuée à l aide d un simulateur de faute que nous avons spécialement développé à cet effet. Cette évaluation montre l efficacité des solutions de test proposées en termes de couverture de fautes et de temps de test. La validation sur une mémoire Flash de 4Mbits a montré un gain en temps de test considérable (d un facteur 34) ainsi qu une couverture de fautes accrues (notamment pour les fautes de couplage) par rapport à des solutions utilisées dans l industrie.
Flash memories more and more occurs in complex integrated circuits designed for portable electronic devices and dominate the area of such circuits. The lack of defects within these memories is therefore one the key elements of the production yield for manufacturers of these types of applications. However, the high integration density and the complexity of the fabrication process make these Flash memories more and more prone to manufacturing defects. To exhibit the failures that affect the functionality of these memories, efficient and low cost test solutions must be proposed. The solutions and algorithms currently used to test RAM memories are not well adapted to test Flash memories due of the low programming time of such memories. Moreover, functional fault models proposed in the RAM testing literature are not always realistic in the case of Flash memories. The first part of this thesis proposes a complete analysis of actual defects extracted from silicon data extracted from a 150nm Flash technology. This analysis, based on a defect injection in a reduced Flash memory array, has allowed to exhibit a lot of faulty behaviors and to propose comprehensive fault models for all defects. The next part of this thesis focuses on the development of new and improved test solutions. The proposed solutions are based on Flash specificities like its concurrent programming mode allowing to program certain memory cell blocks in one time with the same pattern and with a reduced programming time. The evaluation of the proposed solutions is carried out with the help of a home made fault simulator. This evaluation has shown the efficiency of the proposed test solutions in terms of fault coverage and test time. The validation on a 4Mbits Flash memory has shown a considerable reduction in test time (by a factor of 34) as well as an improved fault coverage (especially for coupling faults) with respect to solutions currently used in industry.Directeur(s) de thèse : GIRARD P. Co-directeur(s) de thèse : PRAVOSSOUDOVITCH S. Rapporteur(s) : DALLET D.;PORTAL J.M. Examinateur(s) : DAGA J.M.;VIRAZEL A. Invité(s) : FIGUERAS J. Date de soutenance : 29/11/2007 Modélisation de Fautes et Test des Mémoires Flash [texte imprimé] / Olivier GINEZ, Auteur . - 2007.
Langues : Français (fre)
Tags : FLASH FLOTOX DEFAUTS MECANISMES DE DEFAILLANCE MODELISATION DE FAUTES TEST FAULT MODELING AND TEST OF FLASH MEMORIES FLASH MEMORIES FLOTOX DEFECTS FAILURE MECHANISMS FAULT MODELING TEST GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL Index. décimale : THE Thèses de doctorat Résumé : Les mémoires non volatiles de type Flash sont aujourd hui présentes dans un grand nombre de circuits intégrés conçus pour des applications électroniques portables et occupent une grande partie de leur surface. L absence de défauts à l intérieur de ces mémoires constitue donc un des éléments clés du rendement de production pour tous les fabricants de ce type d applications. Cependant, la grande densité d intégration et la complexité de leur procédé de fabrication rendent ces mémoires Flash de plus en plus sensibles aux défauts de fabrication. Pour mettre en évidence les défaillances qui altèrent la fonctionnalité de ces mémoires, des solutions de test efficaces et peu coûteuses doivent être mises en place Les solutions et algorithmes actuellement utilisés pour tester les mémoires RAM ne sont pas adaptés à l environnement Flash à cause de la faible vitesse de programmation de celle-ci. De plus, les modèles de faute que l on trouve dans la littérature et qui sont relatifs aux mémoires RAM ne sont pas forcément réalistes dans le cas des mémoires Flash. La première partie de cette thèse propose une analyse complète des défauts réalistes que l on trouve dans ces mémoires et qui sont extraits de données silicium issue d une technologie Flash 150nm. Cette analyse, basée sur l injection de défauts dans une matrice réduite de mémoire Flash, a permis de mettre en exergue un grand nombre de comportements fautifs et de leur attribuer des modèles de faute fonctionnels. La suite de ce travail de thèse est consacrée à l élaboration de nouvelles solutions de test permettant d améliorer les stratégies existantes. Les solutions proposées sont construites en s appuyant sur les spécificités de la mémoire Flash, comme par exemple sa faculté à programmer certains de ses blocs en une seule fois avec le même motif et en un temps de programmation réduit. Une évaluation de ces solutions est ensuite effectuée à l aide d un simulateur de faute que nous avons spécialement développé à cet effet. Cette évaluation montre l efficacité des solutions de test proposées en termes de couverture de fautes et de temps de test. La validation sur une mémoire Flash de 4Mbits a montré un gain en temps de test considérable (d un facteur 34) ainsi qu une couverture de fautes accrues (notamment pour les fautes de couplage) par rapport à des solutions utilisées dans l industrie.
Flash memories more and more occurs in complex integrated circuits designed for portable electronic devices and dominate the area of such circuits. The lack of defects within these memories is therefore one the key elements of the production yield for manufacturers of these types of applications. However, the high integration density and the complexity of the fabrication process make these Flash memories more and more prone to manufacturing defects. To exhibit the failures that affect the functionality of these memories, efficient and low cost test solutions must be proposed. The solutions and algorithms currently used to test RAM memories are not well adapted to test Flash memories due of the low programming time of such memories. Moreover, functional fault models proposed in the RAM testing literature are not always realistic in the case of Flash memories. The first part of this thesis proposes a complete analysis of actual defects extracted from silicon data extracted from a 150nm Flash technology. This analysis, based on a defect injection in a reduced Flash memory array, has allowed to exhibit a lot of faulty behaviors and to propose comprehensive fault models for all defects. The next part of this thesis focuses on the development of new and improved test solutions. The proposed solutions are based on Flash specificities like its concurrent programming mode allowing to program certain memory cell blocks in one time with the same pattern and with a reduced programming time. The evaluation of the proposed solutions is carried out with the help of a home made fault simulator. This evaluation has shown the efficiency of the proposed test solutions in terms of fault coverage and test time. The validation on a 4Mbits Flash memory has shown a considerable reduction in test time (by a factor of 34) as well as an improved fault coverage (especially for coupling faults) with respect to solutions currently used in industry.Directeur(s) de thèse : GIRARD P. Co-directeur(s) de thèse : PRAVOSSOUDOVITCH S. Rapporteur(s) : DALLET D.;PORTAL J.M. Examinateur(s) : DAGA J.M.;VIRAZEL A. Invité(s) : FIGUERAS J. Date de soutenance : 29/11/2007 Réservation
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Cote Support Localisation Section Notes Disponibilité THE-07 / 13418 Non renseigné THESES NON CLASSES Disponible
