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Titre : Conception et Sécurisation d'Unités Arithmétiques Hautes Performances pour Courbes Elliptiques Type de document : texte imprimé Auteurs : Julien FRANCQ, Auteur Année de publication : 2009 Langues : Français (fre) Tags : CRYPTOGRAPHIE RSA COURBES ELLIPTIQUES ARITHMETIQUE DES ORDINATEURS PERFORMANCES SECURITE ATTAQUES PHYSIQUES COMPROMIS SECURITE/PERFORMANCES PRESERVATION DE LA PARITE. CRYPTOGRAPHY RSA ELLIPTIC CURVES COMPUTER ARITHMETIC PERFORMANCE SECURITY PHYSICAL ATTACKS TRADEOFF SECURITY/PERFORMANCE PARITY PRESERVATION Index. décimale : THE Thèses de doctorat Résumé : La cryptographie basée sur les courbes elliptiques (ECC) est de plus en plus utilisée dans les cryptosystèmes à clé publique, notamment parce qu'à niveau de sécurité équivalent, la taille nécessaire des clés ECC est nettement inférieure à ce que son prédecesseur, le RSA, requiert. L'ECC conduit donc à implanter des circuits plus compacts que pour le RSA, ce qui indique qu'elle est plus adaptée aux circuits fortement contraints (cartes à puce, etc.). L'ECC a d'ailleurs bénéficié de l'amélioration continue de l'arithmétique (des ordinateurs et des courbes) ces dernières années, ce qui lui permet de se positionner comme un remplaçant crédible au RSA dans le monde industriel. Il est vrai qu'un concepteur de circuits cryptographiques doit chercher à améliorer les performances de son cryptosystème, mais il doit également protéger ce dernier contre des attaques physiques pouvant compromettre sa sécurité. En effet, des attaques efficaces dites "par observation" et "par perturbation" ont été mises en évidence. Le concepteur de circuits cryptographiques doit donc implanter des parades à ces attaques, également appelées contre-mesures. Cependant, l'ajout de ces contre-mesures ne doit pas d'une part ajouter de nouvelles vulnérabilités au cryptosystème, et d'autre part diminuer drastiquement ses performances. Ces travaux de thèse proposent une nouvelle architecture d'unité arithmétique pour l'ECC. Il se trouve que les performances de cette dernière sont meilleures que la plupart de celles présentes dans la littérature. Ceci est essentiellement dû à l'utilisation d'une représentation redondante des nombres, appelée représentation à retenues signées. Le second résultat principal de ces travaux provient de la protection de cette unité contre les attaques par observation à l'aide de l'état de l'art : ce faisant, nous proposons là encore la solution la plus performante de la littérature. Enfin, nous avons exploré la possibilité de protéger notre circuit contre les attaques par perturbation à l'aide du principe de la préservation de la parité. Cette dernière contribution amène des résultats encourageants.
Elliptic Curve Cryptography (ECC) is more and more used in public-key cryptosystems, especially because it delivers the highest strength-per-bit of any public-key cryptography system known today. Consequently, ECC-based cryptosystems are smaller than RSA-based cryptosystems, thus ECC is more convenient for very contrained circuits (e.g. smart cards). Besides, ECC has gained some benefits from the improvement of computer and curve arithmetic, which helps it to be a viable alternative to RSA in the industrial world. Although cryptosystem designers must improve continuously the performance of their devices, they must also protect them against physical attacks which can be a real threat for their security. Indeed, some efficient attacks called "side-channel" and "fault" attacks have been intensively developed. Thus, cryptosystem designers must embed some countermeasures to these attacks. Nevertheless, attention must be paid that these countermeasures must not add new vulnerabilities to the device and should induce a limited overhead to its global performance. It has been proposed during this PH-D thesis a new arithmetic unit architecture for ECC. Its performance are better than most of the published designs. This is mainly due to the choice of the used number representation, which is redundant (borrow-save representation). Another contribution of this study comes from the protection of this arithmetic unit against side-channel attacks : thanks to the state-of-the-art, the proposed side-channel-protected circuit becomes the quickest published ECC arithmetic unit. Finally, the parity-preservation principle has been studied in order to prevent our design from fault attacks. This latter contribution leads to encouraging results.Directeur(s) de thèse : BAJARD J.C. Co-directeur(s) de thèse : RIGAUD J.B.;TISSERAND A. Rapporteur(s) : DANGER J.L.;GOGNIAT G. Examinateur(s) : FISCHER V.;LIARDET P.Y.;TORRES L. Date de soutenance : 16/12/2009 Conception et Sécurisation d'Unités Arithmétiques Hautes Performances pour Courbes Elliptiques [texte imprimé] / Julien FRANCQ, Auteur . - 2009.
Langues : Français (fre)
Tags : CRYPTOGRAPHIE RSA COURBES ELLIPTIQUES ARITHMETIQUE DES ORDINATEURS PERFORMANCES SECURITE ATTAQUES PHYSIQUES COMPROMIS SECURITE/PERFORMANCES PRESERVATION DE LA PARITE. CRYPTOGRAPHY RSA ELLIPTIC CURVES COMPUTER ARITHMETIC PERFORMANCE SECURITY PHYSICAL ATTACKS TRADEOFF SECURITY/PERFORMANCE PARITY PRESERVATION Index. décimale : THE Thèses de doctorat Résumé : La cryptographie basée sur les courbes elliptiques (ECC) est de plus en plus utilisée dans les cryptosystèmes à clé publique, notamment parce qu'à niveau de sécurité équivalent, la taille nécessaire des clés ECC est nettement inférieure à ce que son prédecesseur, le RSA, requiert. L'ECC conduit donc à implanter des circuits plus compacts que pour le RSA, ce qui indique qu'elle est plus adaptée aux circuits fortement contraints (cartes à puce, etc.). L'ECC a d'ailleurs bénéficié de l'amélioration continue de l'arithmétique (des ordinateurs et des courbes) ces dernières années, ce qui lui permet de se positionner comme un remplaçant crédible au RSA dans le monde industriel. Il est vrai qu'un concepteur de circuits cryptographiques doit chercher à améliorer les performances de son cryptosystème, mais il doit également protéger ce dernier contre des attaques physiques pouvant compromettre sa sécurité. En effet, des attaques efficaces dites "par observation" et "par perturbation" ont été mises en évidence. Le concepteur de circuits cryptographiques doit donc implanter des parades à ces attaques, également appelées contre-mesures. Cependant, l'ajout de ces contre-mesures ne doit pas d'une part ajouter de nouvelles vulnérabilités au cryptosystème, et d'autre part diminuer drastiquement ses performances. Ces travaux de thèse proposent une nouvelle architecture d'unité arithmétique pour l'ECC. Il se trouve que les performances de cette dernière sont meilleures que la plupart de celles présentes dans la littérature. Ceci est essentiellement dû à l'utilisation d'une représentation redondante des nombres, appelée représentation à retenues signées. Le second résultat principal de ces travaux provient de la protection de cette unité contre les attaques par observation à l'aide de l'état de l'art : ce faisant, nous proposons là encore la solution la plus performante de la littérature. Enfin, nous avons exploré la possibilité de protéger notre circuit contre les attaques par perturbation à l'aide du principe de la préservation de la parité. Cette dernière contribution amène des résultats encourageants.
Elliptic Curve Cryptography (ECC) is more and more used in public-key cryptosystems, especially because it delivers the highest strength-per-bit of any public-key cryptography system known today. Consequently, ECC-based cryptosystems are smaller than RSA-based cryptosystems, thus ECC is more convenient for very contrained circuits (e.g. smart cards). Besides, ECC has gained some benefits from the improvement of computer and curve arithmetic, which helps it to be a viable alternative to RSA in the industrial world. Although cryptosystem designers must improve continuously the performance of their devices, they must also protect them against physical attacks which can be a real threat for their security. Indeed, some efficient attacks called "side-channel" and "fault" attacks have been intensively developed. Thus, cryptosystem designers must embed some countermeasures to these attacks. Nevertheless, attention must be paid that these countermeasures must not add new vulnerabilities to the device and should induce a limited overhead to its global performance. It has been proposed during this PH-D thesis a new arithmetic unit architecture for ECC. Its performance are better than most of the published designs. This is mainly due to the choice of the used number representation, which is redundant (borrow-save representation). Another contribution of this study comes from the protection of this arithmetic unit against side-channel attacks : thanks to the state-of-the-art, the proposed side-channel-protected circuit becomes the quickest published ECC arithmetic unit. Finally, the parity-preservation principle has been studied in order to prevent our design from fault attacks. This latter contribution leads to encouraging results.Directeur(s) de thèse : BAJARD J.C. Co-directeur(s) de thèse : RIGAUD J.B.;TISSERAND A. Rapporteur(s) : DANGER J.L.;GOGNIAT G. Examinateur(s) : FISCHER V.;LIARDET P.Y.;TORRES L. Date de soutenance : 16/12/2009 Réservation
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Cote Support Localisation Section Notes Disponibilité THE-09 / 13811 Non renseigné THESES NON CLASSES Disponible
Titre : Contrôle de Performance de Circuits Analogiques après la Mise en Boîtier Type de document : texte imprimé Auteurs : S. LAVILLE, Auteur Année de publication : 2002 Langues : Français (fre) Tags : CIRCUIT ANALOGIQUE PERFORMANCE PRECISION CIRCUIT ANALOGIQUE PERFORMANCES PRECISION AJUSTEMENT APRES ASSEMBLAGE TRANSISTOR "SNAP-BACK" POST PACKAGING TRIMMING TECHNIQUE ON ANALOG CIRCUITS ANALOG CIRCUIT PERFORMANCES ACCURACY TRIMMING AFTER PACKAGING SNAP-BACK TRANSISTOR Index. décimale : THE Thèses de doctorat Résumé : Le contrôle des performances des structures analogiques constitue un objectif de conception majeur. L'évolution des technologies et la diminution résultante des tensions d'alimentation rend ce contrôle de plus en plus délicat. L'objectif de cette thèse est de proposer un nouveau système d'ajustement des performances des circuits analogiques après la mise en boîtier sans l'utilisation de broche dédiée. Après avoir situé le travail dans son contexte, nous avons, dans le chapitre II, présenté l'état de l'art des techniques utilisées à ce jour et proposé un nouveau concept d'ajustement après la mise en boîtier. Dans le chapitre III, nous avons caractérisé un nouveau composant claquable, le transistor NMOS "snap-back". Nous avons en premier lieu défini ces modes de fonctionnement. Ensuite, la validation a été effectuée sur ce composant dans une technologie BiCMOS 0.7mm. Nous avons développé deux systèmes d'ajustement des performances adaptés aux brochages des circuits considérés. Le premier développé pour les amplificateurs opérationnels a été validé (chapitre IV). Il permet un contrôle des performances transparent pour l'utilisateur sans ajout de broche supplémentaire et ceci pour un coût de surface très faible. Le deuxième a été spécialement adapté aux références de tension qui ne disposent que de deux broches externes (chapitre V). Ces deux systèmes de contrôle des performances ont été intégrés dans ces circuits analogiques industriels, les techniques ont été validées sur testeurs industriels en mettant en évidence leur faisabilité industrielle prenant en compte la surface du dispositif et le temps de test industriel (chapitre VI). Enfin, dans le dernier chapitre, nous avons présenté la validation et la faisabilité industrielles de ces deux systèmes de contrôle des performances des circuits analogiques. Chaque technique a été validée sur testeur. Nous avons mis en évidence la faisabilité industrielle en prenant en considération la surface d'encombrement du dispositif et le temps de test global du circuit. Enfin, la fiabilité de ces systèmes a été démontrée.
In view of the dramatic reduction of the integrated device dimensions and supply voltage, accuracy becomes more and more critic in the chip development loop. This reduction restricted error tolerance. The aim of this thesis is to propose a new post packaging trimming technique to control parameters on analog circuits without extra pins. After a brief presentation of the work context, we give in chapter II the art state of presents techniques and presented a new trimming technique after packaging. In chapter III, we characterise a new blowing component, the MOS snap-back transistor. In the first step, we define these operating modes. Then, the blowing component is validated in a 0.7mm BiCMOS process. In chapter IV, the op-amp integrated offset trimming technique operated after packaging is presented. The market constraints imply to supply these components at lower price and smaller package but constant pin out. More over a special inhibition circuit has been added to preserve the component from any erroneous trimming modification. This trimming architecture has been integrated to adjust the input offset voltage of a specific op-amp. This architecture incompatible to adjust voltage reference because have only two pins, is a new architecture which is developed in chapter V. Finally, in the last chapter, experimental validation of an op-amp and voltage reference integrated in a BiCMOS 0.7mm process gave evidence of the reliability and feasibility of these techniques.Directeur(s) de thèse : Auvergne D. Président du jury : Dufaza C. Rapporteur(s) : Kaiser A.;Fouillat P. Examinateur(s) : Lemaitre R.;Pontarollo S. Invité(s) : Majoux M.B. Date de soutenance : 11/10/2002 Contrôle de Performance de Circuits Analogiques après la Mise en Boîtier [texte imprimé] / S. LAVILLE, Auteur . - 2002.
Langues : Français (fre)
Tags : CIRCUIT ANALOGIQUE PERFORMANCE PRECISION CIRCUIT ANALOGIQUE PERFORMANCES PRECISION AJUSTEMENT APRES ASSEMBLAGE TRANSISTOR "SNAP-BACK" POST PACKAGING TRIMMING TECHNIQUE ON ANALOG CIRCUITS ANALOG CIRCUIT PERFORMANCES ACCURACY TRIMMING AFTER PACKAGING SNAP-BACK TRANSISTOR Index. décimale : THE Thèses de doctorat Résumé : Le contrôle des performances des structures analogiques constitue un objectif de conception majeur. L'évolution des technologies et la diminution résultante des tensions d'alimentation rend ce contrôle de plus en plus délicat. L'objectif de cette thèse est de proposer un nouveau système d'ajustement des performances des circuits analogiques après la mise en boîtier sans l'utilisation de broche dédiée. Après avoir situé le travail dans son contexte, nous avons, dans le chapitre II, présenté l'état de l'art des techniques utilisées à ce jour et proposé un nouveau concept d'ajustement après la mise en boîtier. Dans le chapitre III, nous avons caractérisé un nouveau composant claquable, le transistor NMOS "snap-back". Nous avons en premier lieu défini ces modes de fonctionnement. Ensuite, la validation a été effectuée sur ce composant dans une technologie BiCMOS 0.7mm. Nous avons développé deux systèmes d'ajustement des performances adaptés aux brochages des circuits considérés. Le premier développé pour les amplificateurs opérationnels a été validé (chapitre IV). Il permet un contrôle des performances transparent pour l'utilisateur sans ajout de broche supplémentaire et ceci pour un coût de surface très faible. Le deuxième a été spécialement adapté aux références de tension qui ne disposent que de deux broches externes (chapitre V). Ces deux systèmes de contrôle des performances ont été intégrés dans ces circuits analogiques industriels, les techniques ont été validées sur testeurs industriels en mettant en évidence leur faisabilité industrielle prenant en compte la surface du dispositif et le temps de test industriel (chapitre VI). Enfin, dans le dernier chapitre, nous avons présenté la validation et la faisabilité industrielles de ces deux systèmes de contrôle des performances des circuits analogiques. Chaque technique a été validée sur testeur. Nous avons mis en évidence la faisabilité industrielle en prenant en considération la surface d'encombrement du dispositif et le temps de test global du circuit. Enfin, la fiabilité de ces systèmes a été démontrée.
In view of the dramatic reduction of the integrated device dimensions and supply voltage, accuracy becomes more and more critic in the chip development loop. This reduction restricted error tolerance. The aim of this thesis is to propose a new post packaging trimming technique to control parameters on analog circuits without extra pins. After a brief presentation of the work context, we give in chapter II the art state of presents techniques and presented a new trimming technique after packaging. In chapter III, we characterise a new blowing component, the MOS snap-back transistor. In the first step, we define these operating modes. Then, the blowing component is validated in a 0.7mm BiCMOS process. In chapter IV, the op-amp integrated offset trimming technique operated after packaging is presented. The market constraints imply to supply these components at lower price and smaller package but constant pin out. More over a special inhibition circuit has been added to preserve the component from any erroneous trimming modification. This trimming architecture has been integrated to adjust the input offset voltage of a specific op-amp. This architecture incompatible to adjust voltage reference because have only two pins, is a new architecture which is developed in chapter V. Finally, in the last chapter, experimental validation of an op-amp and voltage reference integrated in a BiCMOS 0.7mm process gave evidence of the reliability and feasibility of these techniques.Directeur(s) de thèse : Auvergne D. Président du jury : Dufaza C. Rapporteur(s) : Kaiser A.;Fouillat P. Examinateur(s) : Lemaitre R.;Pontarollo S. Invité(s) : Majoux M.B. Date de soutenance : 11/10/2002 Réservation
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Cote Support Localisation Section Notes Disponibilité THE-02 / 7406 Papier THESES MICRO-ELECTRONIQUE Disponible
