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Affiner la recherche Interroger des sources externesL'analyse statistique de l'impact des variations locales sur les courses à signaux dans une mémoire SRAM embarquée / Michael KELVYN YAP SAN MIN
Titre : L'analyse statistique de l'impact des variations locales sur les courses à signaux dans une mémoire SRAM embarquée Type de document : texte imprimé Auteurs : Michael KELVYN YAP SAN MIN, Auteur Année de publication : 2008 Langues : Français (fre) Tags : SRAM Index. décimale : THE Thèses de doctorat Directeur(s) de thèse : ROBERT M. Président du jury : PRAVOSSOUDOVITCH S. Rapporteur(s) : LEVEUGLE R.;PORTAL J.M. Examinateur(s) : MAURINE P.;BASTIAN M.;CHANUSSOT C. Date de soutenance : 21/01/2008 L'analyse statistique de l'impact des variations locales sur les courses à signaux dans une mémoire SRAM embarquée [texte imprimé] / Michael KELVYN YAP SAN MIN, Auteur . - 2008.
Langues : Français (fre)
Tags : SRAM Index. décimale : THE Thèses de doctorat Directeur(s) de thèse : ROBERT M. Président du jury : PRAVOSSOUDOVITCH S. Rapporteur(s) : LEVEUGLE R.;PORTAL J.M. Examinateur(s) : MAURINE P.;BASTIAN M.;CHANUSSOT C. Date de soutenance : 21/01/2008 Réservation
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Cote Support Localisation Section Notes Disponibilité THE-08 / 13454 Papier THESES MICRO-ELECTRONIQUE Disponible
Titre : CMOS SRAM Circuit Design and Parametric Test in Nano-Scaled Technologies Type de document : texte imprimé Auteurs : A. PAVLOV, Auteur ; Manoj SACHDEV, Auteur Editeur : Springer Année de publication : 2008 Importance : 189 p. ISBN/ISSN/EAN : 978-1-4020-8362-4 Langues : Inconnue (und) Tags : SRAM TEST MEMORY DESIGN V.L.S.I. Index. décimale : E5 E5 - Micro-Electronique CMOS SRAM Circuit Design and Parametric Test in Nano-Scaled Technologies [texte imprimé] / A. PAVLOV, Auteur ; Manoj SACHDEV, Auteur . - [S.l.] : Springer, 2008 . - 189 p.
ISBN : 978-1-4020-8362-4
Langues : Inconnue (und)
Tags : SRAM TEST MEMORY DESIGN V.L.S.I. Index. décimale : E5 E5 - Micro-Electronique Réservation
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Cote Support Localisation Section Notes Disponibilité E5 / 13644 Papier OUVRAGES MICRO-ELECTRONIQUE Disponible
Titre : Circuits Reconfigurables Robustes Type de document : texte imprimé Auteurs : J.M. DUTERTRE, Auteur Année de publication : 2002 Langues : Français (fre) Tags : CIRCUITS RECONFIGURABLES FPGA SRAM Index. décimale : THE Thèses de doctorat Résumé : Cette thèse est consacrée à l'étude de solutions de durcissement des circuits reconfigurables à base de SRAM aux effets radiatifs singuliers. Un partitionnement symbolique des FPGA en une couche de configuration et une couche opérative a permis de mettre en évidence et de hiérarchiser les erreurs d'origine radiative. C'est l'éventuelle inversion de bits de configuration qui est le principal facteur limitant l'usage des FPGA en milieu radiatif. Après avoir étudié les solutions actuellement retenues, nous présentons deux approches permettant d'assurer leur durcissement. La première approche est basée sur la restructuration des inverseurs et des éléments de mémorisation au niveau de l'agencement de leurs transistors. Elle permet de durcir efficacement la couche opérative aux effets singuliers. Elle est également adaptée au durcissement de la couche de configuration, mais au prix d'un surcoût en surface important. La deuxième approche repose sur l'utilisation d'un code détecteur et correcteur d'erreurs par test de la parité. Elle est dédiée au durcissement de la couche de configuration. Un circuit test est également présenté afin de valider expérimentalement les principes de durcissement par restructuration que nous avons utilisés.
This thesis is devoted to the development of Single Event Upset hardness methodologies dedicated to SRAM based FPGA. SEU may alter the FPGA function through induced errors in the configuration memory. This is the major concern about the use of FPGA in radiation environment. Furthermore they affect the user logic in a similar way than classical integrated circuits. Thanks to restructuration of their transistors arrangement and number, we propose a new inverter and data latch architectures. It allows us to define an SEU proof architecture for user logic hardness. This method is although applicable to harden the configuration memory. However it is area consuming. So we propose a second methodology dedicated to the configuration memory. It is an Error Correction And Detection algorithm based on parity testing. Finally we present the test circuit we designed to validate the restructurating approach.Directeur(s) de thèse : ROCHE F.M. Président du jury : BERTRAND Y. Rapporteur(s) : FOUILLAT P.;NICOLAIDIS M. Examinateur(s) : CATHEBRAS G.;MICHEL J. Date de soutenance : 30/10/2002 Circuits Reconfigurables Robustes [texte imprimé] / J.M. DUTERTRE, Auteur . - 2002.
Langues : Français (fre)
Tags : CIRCUITS RECONFIGURABLES FPGA SRAM Index. décimale : THE Thèses de doctorat Résumé : Cette thèse est consacrée à l'étude de solutions de durcissement des circuits reconfigurables à base de SRAM aux effets radiatifs singuliers. Un partitionnement symbolique des FPGA en une couche de configuration et une couche opérative a permis de mettre en évidence et de hiérarchiser les erreurs d'origine radiative. C'est l'éventuelle inversion de bits de configuration qui est le principal facteur limitant l'usage des FPGA en milieu radiatif. Après avoir étudié les solutions actuellement retenues, nous présentons deux approches permettant d'assurer leur durcissement. La première approche est basée sur la restructuration des inverseurs et des éléments de mémorisation au niveau de l'agencement de leurs transistors. Elle permet de durcir efficacement la couche opérative aux effets singuliers. Elle est également adaptée au durcissement de la couche de configuration, mais au prix d'un surcoût en surface important. La deuxième approche repose sur l'utilisation d'un code détecteur et correcteur d'erreurs par test de la parité. Elle est dédiée au durcissement de la couche de configuration. Un circuit test est également présenté afin de valider expérimentalement les principes de durcissement par restructuration que nous avons utilisés.
This thesis is devoted to the development of Single Event Upset hardness methodologies dedicated to SRAM based FPGA. SEU may alter the FPGA function through induced errors in the configuration memory. This is the major concern about the use of FPGA in radiation environment. Furthermore they affect the user logic in a similar way than classical integrated circuits. Thanks to restructuration of their transistors arrangement and number, we propose a new inverter and data latch architectures. It allows us to define an SEU proof architecture for user logic hardness. This method is although applicable to harden the configuration memory. However it is area consuming. So we propose a second methodology dedicated to the configuration memory. It is an Error Correction And Detection algorithm based on parity testing. Finally we present the test circuit we designed to validate the restructurating approach.Directeur(s) de thèse : ROCHE F.M. Président du jury : BERTRAND Y. Rapporteur(s) : FOUILLAT P.;NICOLAIDIS M. Examinateur(s) : CATHEBRAS G.;MICHEL J. Date de soutenance : 30/10/2002 Exemplaires
Cote Support Localisation Section Notes Disponibilité THE-02 / 7425 Papier THESES MICRO-ELECTRONIQUE Exclu du prêt
