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Logic Synthesis and Verification Algorithms / G.D. HACHTEL

Public ISBD Titre : Logic Synthesis and Verification Algorithms Type de document : texte imprimé Auteurs : G.D. HACHTEL, Auteur ; F. SOMENZI, Auteur Editeur : Springer Année de publication : 2006 Importance : 564 p. ISBN/ISSN/EAN : 0-387-31004-5 Langues : Inconnue (und) Tags : SYNTHESE LOGIQUE  VERIFICATION  PREUVE FORMELLE Index. décimale : E2 E2 - Architecture Matérielle, synthèse VHDL Logic Synthesis and Verification Algorithms [texte imprimé] / G.D. HACHTEL, Auteur ; F. SOMENZI, Auteur . - [S.l.] : Springer, 2006 . - 564 p. ISBN : 0-387-31004-5 Langues : Inconnue (und) Tags : SYNTHESE LOGIQUE  VERIFICATION  PREUVE FORMELLE Index. décimale : E2 E2 - Architecture Matérielle, synthèse VHDL

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Exemplaires

Cote	Support	Localisation	Section	Notes	Disponibilité
E2 / 13883	Papier	OUVRAGES	MICRO-ELECTRONIQUE		Emprunté par: Arnaud Virazel Sorti jusqu'au 06/09/2011