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Affiner la recherche Interroger des sources externesCompression de Données pour le Test des Circuits Intégrés / R. POIRIER
Titre : Compression de Données pour le Test des Circuits Intégrés Type de document : texte imprimé Auteurs : R. POIRIER, Auteur Année de publication : 2004 Langues : Français (fre) Tags : TEST SYSTEMES SUR PUCE COMPRESSION TEST SYSTEMES SUR PUCE COMPRESSION TEST DATA COMPRESSION FOR INTEGRATED CIRCUITS TEST SYSTEM ON A CHIP COMPRESSION MERCI GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL Index. décimale : THE Thèses de doctorat Résumé : Le rapport entre le nombre de broches et le nombre de transistors des circuits intégrés tend à diminuer de plus en plus de par l'évolution des technologies submicroniques et des techniques de conception. Cette tendance introduit de nouvelles problématiques sur le test des circuits et systèmes. En effet, le volume de données de test croissant beaucoup plus rapidement que la bande passante des canaux de communication entre matériels de test et circuits, de nouvelles techniques de DFT doivent être envisagées comme par exemple la compression des données de test. Après avoir passé en revue les méthodes de compression existantes, nous proposons un nouveau schéma de compression ainsi que l'architecture de décompression adaptée. Cette technique est indépendante du type des données de test à transmettre et les modifications architecturales du circuit sous test sont minimes. Nous montrons son efficacité tant en terme d'augmentation de la bande passante que temps de test aussi bien pour le test des circuits combinatoires et que pour les circuits dotés de chaînes de scan. Les caractéristiques de cette méthode la rendent particulièrement adéquate aux nouvelles méthodologies de conception et test des systèmes complets intégrés sur silicium.
The ratio between the pin number and the number of transistors contained in a chip decreases with the evolution of submicronic technologies and design techniques. New test challenges appear because of this evolution. Indeed, the test data volume increases most quickly than the bandwidth between test equipments and circuits. New techniques must be developed as, for example, compression-based approaches. After reviewing the test data compression related approaches in literature, we propose a new compression/decompression scheme. This method is independent of test data's types and hardware modifications of the circuit under test are not significant. We show its efficiency in terms of bandwidth gain and test time reduction on both combinational and sequential circuits. Thanks to specific features, the proposed method can be used in the context of SoCs development.Directeur(s) de thèse : ROUZEYRE B. Président du jury : MERCIER J.J. Rapporteur(s) : DUFAZA C. Examinateur(s) : GIRARD P. Date de soutenance : 26/11/2004 Compression de Données pour le Test des Circuits Intégrés [texte imprimé] / R. POIRIER, Auteur . - 2004.
Langues : Français (fre)
Tags : TEST SYSTEMES SUR PUCE COMPRESSION TEST SYSTEMES SUR PUCE COMPRESSION TEST DATA COMPRESSION FOR INTEGRATED CIRCUITS TEST SYSTEM ON A CHIP COMPRESSION MERCI GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL Index. décimale : THE Thèses de doctorat Résumé : Le rapport entre le nombre de broches et le nombre de transistors des circuits intégrés tend à diminuer de plus en plus de par l'évolution des technologies submicroniques et des techniques de conception. Cette tendance introduit de nouvelles problématiques sur le test des circuits et systèmes. En effet, le volume de données de test croissant beaucoup plus rapidement que la bande passante des canaux de communication entre matériels de test et circuits, de nouvelles techniques de DFT doivent être envisagées comme par exemple la compression des données de test. Après avoir passé en revue les méthodes de compression existantes, nous proposons un nouveau schéma de compression ainsi que l'architecture de décompression adaptée. Cette technique est indépendante du type des données de test à transmettre et les modifications architecturales du circuit sous test sont minimes. Nous montrons son efficacité tant en terme d'augmentation de la bande passante que temps de test aussi bien pour le test des circuits combinatoires et que pour les circuits dotés de chaînes de scan. Les caractéristiques de cette méthode la rendent particulièrement adéquate aux nouvelles méthodologies de conception et test des systèmes complets intégrés sur silicium.
The ratio between the pin number and the number of transistors contained in a chip decreases with the evolution of submicronic technologies and design techniques. New test challenges appear because of this evolution. Indeed, the test data volume increases most quickly than the bandwidth between test equipments and circuits. New techniques must be developed as, for example, compression-based approaches. After reviewing the test data compression related approaches in literature, we propose a new compression/decompression scheme. This method is independent of test data's types and hardware modifications of the circuit under test are not significant. We show its efficiency in terms of bandwidth gain and test time reduction on both combinational and sequential circuits. Thanks to specific features, the proposed method can be used in the context of SoCs development.Directeur(s) de thèse : ROUZEYRE B. Président du jury : MERCIER J.J. Rapporteur(s) : DUFAZA C. Examinateur(s) : GIRARD P. Date de soutenance : 26/11/2004 Réservation
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Titre : Test des Systèmes sur Puce : Ordonnancement et Exploration des Solutions Architecturales Type de document : texte imprimé Auteurs : J. POUGET, Auteur Année de publication : 2002 Langues : Français (fre) Tags : TEST INTEGRE SYSTEMES SUR PUCE BIST TEST INTEGRE SYSTEMES SUR PUCE BIST BUILT-IN-SELF TEST SYSTEM ON A CHIP DESIGN FOR TEST GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL Index. décimale : THE Thèses de doctorat Résumé : Les travaux relatifs à cette thèse s'inscrivent dans le cadre du test intégré des systèmes sur puce. Plus particulièrement, une approche globale permettant de résoudre le problème de l'organisation du test des cœurs sur un système intégré est proposée. En effet, le changement de technologie (des systèmes sur carte aux systèmes sur puce) entraîne plusieurs nouveaux problèmes au niveau du test comme l'accessibilité des cœurs ou la puissance dissipée. Dans la première partie de ce manuscrit, nous présentons le contexte de l'approche ainsi qu'un état de l'art des méthodes employées pour tester les systèmes sur carte, puis les systèmes sur puce. Dans une deuxième partie, une heuristique est présentée permettant de trouver une solution au problème de l'ordonnancement des tests tout en considérant plusieurs contraintes propres aux systèmes sur puce. Enfin, l'approche globale est présentée. Elle permet une co-optimisation de l'architecture de test et de l'ordonnancement des tests. Nous détaillons l'approche exacte utilisée ainsi que les heuristiques employées pour la conception des interfaces de test.
This thesis focuses on the test of the SocS. A global approach allowing to solve the core tests organization problem on a SoC is presented. The technology mutation (from PCBs to SoCs) leads to new problems for the test like core accessibility or power dissipation. In the first part of this work, we present the approach context and a state of the art of the test methods for PCBs, and for SoCs. In a second part, a heuristic is presented, which allows to find a solution for the problem of test scheduling taking into account many specific constraints for SoCs. Finally, the global approach is presented. This method involves a co-optimization of the test architecture and the test scheduling. We detail the exact approach used and the heuristics employed to build the test architectures.Directeur(s) de thèse : ROUZEYRE B. Président du jury : RENOVELL M. Rapporteur(s) : ROBACH C.;SENTIEYS O. Examinateur(s) : GIRARD P. Date de soutenance : 08/11/2002 Test des Systèmes sur Puce : Ordonnancement et Exploration des Solutions Architecturales [texte imprimé] / J. POUGET, Auteur . - 2002.
Langues : Français (fre)
Tags : TEST INTEGRE SYSTEMES SUR PUCE BIST TEST INTEGRE SYSTEMES SUR PUCE BIST BUILT-IN-SELF TEST SYSTEM ON A CHIP DESIGN FOR TEST GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL Index. décimale : THE Thèses de doctorat Résumé : Les travaux relatifs à cette thèse s'inscrivent dans le cadre du test intégré des systèmes sur puce. Plus particulièrement, une approche globale permettant de résoudre le problème de l'organisation du test des cœurs sur un système intégré est proposée. En effet, le changement de technologie (des systèmes sur carte aux systèmes sur puce) entraîne plusieurs nouveaux problèmes au niveau du test comme l'accessibilité des cœurs ou la puissance dissipée. Dans la première partie de ce manuscrit, nous présentons le contexte de l'approche ainsi qu'un état de l'art des méthodes employées pour tester les systèmes sur carte, puis les systèmes sur puce. Dans une deuxième partie, une heuristique est présentée permettant de trouver une solution au problème de l'ordonnancement des tests tout en considérant plusieurs contraintes propres aux systèmes sur puce. Enfin, l'approche globale est présentée. Elle permet une co-optimisation de l'architecture de test et de l'ordonnancement des tests. Nous détaillons l'approche exacte utilisée ainsi que les heuristiques employées pour la conception des interfaces de test.
This thesis focuses on the test of the SocS. A global approach allowing to solve the core tests organization problem on a SoC is presented. The technology mutation (from PCBs to SoCs) leads to new problems for the test like core accessibility or power dissipation. In the first part of this work, we present the approach context and a state of the art of the test methods for PCBs, and for SoCs. In a second part, a heuristic is presented, which allows to find a solution for the problem of test scheduling taking into account many specific constraints for SoCs. Finally, the global approach is presented. This method involves a co-optimization of the test architecture and the test scheduling. We detail the exact approach used and the heuristics employed to build the test architectures.Directeur(s) de thèse : ROUZEYRE B. Président du jury : RENOVELL M. Rapporteur(s) : ROBACH C.;SENTIEYS O. Examinateur(s) : GIRARD P. Date de soutenance : 08/11/2002 Réservation
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Cote Support Localisation Section Notes Disponibilité THE-02 / 7429 Papier THESES NON CLASSES Disponible Documents numériques
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