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Titre : Architectures des Accélérateurs de Traitement Flexibles pour les Systèmes sur Puce Type de document : texte imprimé Auteurs : P. BENOIT, Auteur Année de publication : 2004 Langues : Français (fre) Tags : SYSTEMES SUR PUCE MICROPROCESSEUR DSP ARCHITECTURE RECONFIGURABLE GRANULARITE TRAITEMENT DU SIGNAL TRAITEMENT D'IMAGES ADEQUATION ALGORITHME ARCHITECTURE METRIQUES PARALLELISME MULTIPLEXAGE MATERIEL SYSTEMES SUR PUCE MICROPROCESSEUR DSP ARCHITECTURE RECONFIGURABLE GRANULARITE TRAITEMENT DU SIGNAL ET DES IMAGES ADEQUATION ALGORITHME ARCHITECTURE METRIQUES PARALLELISME MULTIPLEXAGE MATERIEL SYSTEMS ON CHIP MICROPROCESSOR DSP RECONFIGURABLE ARCHITECTURES GRANULARITY DIGITAL SIGNAL AND IMAGE PROCESSING ALGORITHM ARCHITECTURE MAPPING METRICS PARALLELISM DYNAMIC HARDWARE MULTIPLEXING - ROBERT MICHEL PROFESSEUR D'UNIVERSITE UNIVERSITE MONTPELLIER II - SASSATELLI GILLES CHARGE DE RECHERCHE UNIVERSITE MONTPELLIER II - DEMIGNY DIDIER PROFESSEUR D'UNIVERSITE IUT DE LANNION - GARDA PATRICK PROFESSEUR D'UNIVERSITE UNIVERSITE PIERRE ET MARIE CURIE PARIS - SENTIEYS OLIVIER PROFESSEUR D'UNIVERSITE ENSSAT LANNION - CAMBON GASTON PROFESSEUR D'UNIVERSITE UNIVERSITE MONTPELLIER II - TORRES LIONEL MAITRE DE CONFERENCES UNIVERSITE MONTPELLIER II GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL Index. décimale : THE Thèses de doctorat Résumé : Les systèmes sur puce intègrent sur un même substrat de silicium l'ensemble des organes nécessaires à la prise en charge des différentes fonctionnalités du système. Pour la partie dédiée aux traitements numériques, le microprocesseur central est souvent déchargé des applications critiques (traitement du signal et des images en général) par un accélérateur de traitement. C'est par rapport à l'architecture du coprocesseur que se pose la problématique de cette thèse. En effet, de nombreuses approches sont possibles pour ce dernier, et vouloir les comparer s'avère être une tâche complexe. Après avoir fait un état de l'art des différentes solutions architecturales de traitement flexibles, nous proposons un ensemble de métriques dans une optique de caractérisation. Nous illustrons alors notre méthode par la caractérisation et la comparaison d'architectures représentatives de l'état de l'art. Nous montrons que c'est par une exploitation efficace du parallélisme que les coprocesseurs peuvent améliorer significativement leurs performances. Or, malgré de réelles aptitudes, les accélérateurs ne sont pas toujours capables de tirer parti de ce potentiel. C'est pour cela que nous proposons une méthode générale de multiplexage matériel, qui permet d'améliorer les performances par l'exploitation du parallélisme dynamique (boucle et tâches). Par son application à un cas concret, un système baptisé Saturne, nous prouvons que par l'adjonction d'un contrôleur dédié au multiplexage matériel, les performances de l'accélérateur sont quasiment doublées, et ce avec un faible surcoût matériel.
The systems -on-chip integrate on a same silicon die the whole set of cores necessary to handle the various functionalities of the system. For the digital processing part, the central microprocessor is often discharged from the time consuming applications (generally, digital signal processing applications) by a processing accelerator. The thesis problematic stands-on the architecture of this coprocessor. Indeed, many approaches are possible for it, and comparing them is proved to be a complex task. After a state of the art of the various architectural solutions for flexible processing, we propose a whole set of metrics with a perspective of characterization. Then, we illustrate our method by the characterization and the comparison of architectures representative of the state of the art. We show that it is by an effective exploitation of parallelism that the coprocessors can improve significantly their performances. However, in spite of real aptitudes, the accelerators are not always able to benefit from this potential. From this observation, we propose a general method based on hardware multiplexing, allowing effective loop and task parallelism exploitation. By its application to a concrete case, a system named Saturn, we prove that by the addition of a controller dedicated to the hardware multiplexing, the performances of the accelerator are almost doubled, without hardware overcost.Note de contenu : Situation Post-doc : Université de Karlsruhe (Allemagne) Directeur(s) de thèse : ROBERT M. Président du jury : CAMBON G. Rapporteur(s) : GARDA P.;DEMIGNY D. Examinateur(s) : SENTIEYS O.;SASSATELLI G. Invité(s) : TORRES L. Date de soutenance : 11/10/2004 Architectures des Accélérateurs de Traitement Flexibles pour les Systèmes sur Puce [texte imprimé] / P. BENOIT, Auteur . - 2004.
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Tags : SYSTEMES SUR PUCE MICROPROCESSEUR DSP ARCHITECTURE RECONFIGURABLE GRANULARITE TRAITEMENT DU SIGNAL TRAITEMENT D'IMAGES ADEQUATION ALGORITHME ARCHITECTURE METRIQUES PARALLELISME MULTIPLEXAGE MATERIEL SYSTEMES SUR PUCE MICROPROCESSEUR DSP ARCHITECTURE RECONFIGURABLE GRANULARITE TRAITEMENT DU SIGNAL ET DES IMAGES ADEQUATION ALGORITHME ARCHITECTURE METRIQUES PARALLELISME MULTIPLEXAGE MATERIEL SYSTEMS ON CHIP MICROPROCESSOR DSP RECONFIGURABLE ARCHITECTURES GRANULARITY DIGITAL SIGNAL AND IMAGE PROCESSING ALGORITHM ARCHITECTURE MAPPING METRICS PARALLELISM DYNAMIC HARDWARE MULTIPLEXING - ROBERT MICHEL PROFESSEUR D'UNIVERSITE UNIVERSITE MONTPELLIER II - SASSATELLI GILLES CHARGE DE RECHERCHE UNIVERSITE MONTPELLIER II - DEMIGNY DIDIER PROFESSEUR D'UNIVERSITE IUT DE LANNION - GARDA PATRICK PROFESSEUR D'UNIVERSITE UNIVERSITE PIERRE ET MARIE CURIE PARIS - SENTIEYS OLIVIER PROFESSEUR D'UNIVERSITE ENSSAT LANNION - CAMBON GASTON PROFESSEUR D'UNIVERSITE UNIVERSITE MONTPELLIER II - TORRES LIONEL MAITRE DE CONFERENCES UNIVERSITE MONTPELLIER II GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL Index. décimale : THE Thèses de doctorat Résumé : Les systèmes sur puce intègrent sur un même substrat de silicium l'ensemble des organes nécessaires à la prise en charge des différentes fonctionnalités du système. Pour la partie dédiée aux traitements numériques, le microprocesseur central est souvent déchargé des applications critiques (traitement du signal et des images en général) par un accélérateur de traitement. C'est par rapport à l'architecture du coprocesseur que se pose la problématique de cette thèse. En effet, de nombreuses approches sont possibles pour ce dernier, et vouloir les comparer s'avère être une tâche complexe. Après avoir fait un état de l'art des différentes solutions architecturales de traitement flexibles, nous proposons un ensemble de métriques dans une optique de caractérisation. Nous illustrons alors notre méthode par la caractérisation et la comparaison d'architectures représentatives de l'état de l'art. Nous montrons que c'est par une exploitation efficace du parallélisme que les coprocesseurs peuvent améliorer significativement leurs performances. Or, malgré de réelles aptitudes, les accélérateurs ne sont pas toujours capables de tirer parti de ce potentiel. C'est pour cela que nous proposons une méthode générale de multiplexage matériel, qui permet d'améliorer les performances par l'exploitation du parallélisme dynamique (boucle et tâches). Par son application à un cas concret, un système baptisé Saturne, nous prouvons que par l'adjonction d'un contrôleur dédié au multiplexage matériel, les performances de l'accélérateur sont quasiment doublées, et ce avec un faible surcoût matériel.
The systems -on-chip integrate on a same silicon die the whole set of cores necessary to handle the various functionalities of the system. For the digital processing part, the central microprocessor is often discharged from the time consuming applications (generally, digital signal processing applications) by a processing accelerator. The thesis problematic stands-on the architecture of this coprocessor. Indeed, many approaches are possible for it, and comparing them is proved to be a complex task. After a state of the art of the various architectural solutions for flexible processing, we propose a whole set of metrics with a perspective of characterization. Then, we illustrate our method by the characterization and the comparison of architectures representative of the state of the art. We show that it is by an effective exploitation of parallelism that the coprocessors can improve significantly their performances. However, in spite of real aptitudes, the accelerators are not always able to benefit from this potential. From this observation, we propose a general method based on hardware multiplexing, allowing effective loop and task parallelism exploitation. By its application to a concrete case, a system named Saturn, we prove that by the addition of a controller dedicated to the hardware multiplexing, the performances of the accelerator are almost doubled, without hardware overcost.Note de contenu : Situation Post-doc : Université de Karlsruhe (Allemagne) Directeur(s) de thèse : ROBERT M. Président du jury : CAMBON G. Rapporteur(s) : GARDA P.;DEMIGNY D. Examinateur(s) : SENTIEYS O.;SASSATELLI G. Invité(s) : TORRES L. Date de soutenance : 11/10/2004 Réservation
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Cote Support Localisation Section Notes Disponibilité THE-04 / 11443 Papier THESES NON CLASSES Disponible Documents numériques
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Titre : Architectures Reconfigurables Dynamiquement pour les Systèmes sur Puce Type de document : texte imprimé Auteurs : G. SASSATELLI, Auteur Année de publication : 2002 Langues : Français (fre) Tags : SYSTEMES SUR PUCE ARCHITECTURE RECONFIGURABLE FPGA SYSTEME SUR PUCE ARCHITECTURE RECONFIGURABLES FPGAS RECONFIGURATION DYNAMIQUE VON NEUMANN MULTIMEDIA TRAITEMENT DU SIGNAL SYSTOLIC RING SYSTEM ON CHIP RECONFIGURABLE ARCHITECTURE FPGAS DYNAMICAL RECONFIGURATION VON NEUMANN MULTIMEDIA DIGITAL SIGNAL PROCESSING SYSTOLIC RING GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL Index. décimale : THE Thèses de doctorat Résumé : L'avènement récent de réseaux de télécommunications à hauts débits (Internet, UMTS) joint à l'explosion du marché des technologies de l'information pose aujourd'hui des contraintes sans précédentes sur la conception d'architectures dédiées au traitement numérique du signal. Le niveau de performances requis, les impératifs en termes de coûts et consommation font qu'il n'est plus aujourd'hui envisageable d'avoir recours à des architectures exclusivement basées sur des microprocesseurs. En effet, le paradigme de Von Neumann interdit toute forme d'exécution concurrente et limite donc de ce fait les performances envisageable lors de l'exécution d'algorithmes. Dans un contexte de système sur puce (SoC : System on Chip), les architectures reconfigurables proposent un compromis intéressant entre performances de la logique câblée et flexibilité des microprocesseurs ; il se prêtent donc bien à la réalisation d'accélérateurs prenant en charge le traitement des parties chronophages des algorithmes considérés. Ce mémoire expose un état de l'art des solutions dédiées au traitement numérique du signal et propose une architecture reconfigurable dynamiquement solutionnant les limitations intrinsèques des architectures reconfigurables classiques tels que les FPGAs (Field Programmable Gate Array). La structure proposée est détaillée, validée sur des algorithmes (multimédia) puis évaluée dans un contexte de système sur puce.
New high data bandwidth wireless networks will soon allow the emergence of multimedia oriented applications on embedded devices such as PDAs (Pocket Data Assistants). Microprocessors are today getting more and more inefficient for a growing range of applications. Its principles -The Von Neumann paradig- based on the sequential execution of algorithms will no longer be able to cope with the kind of highly computing intensive applications of multimedia world, especially in a strongly cost and power-constrained context. Design reuse offers a solution: a wide range of IP (Intellectual Property) cores are available to SoCs (System-on-Chip) designers, but each one of these is usually dedicated to a given algorithm, thus providing a very low level of flexibility. Thanks to their high level of flexibility structurally programmable architectures are potentially interesting candidates to overcome classical CPUs limitations. Based on a parallel execution model, we present in this thesis a new dynamically reconfigurable architecture dedicated to dataflow oriented applications acceleration. Principles, realizations and comparative results in a SoC context will be exposed for some classical multimedia algorithms, targeted on different architectures.Directeur(s) de thèse : CAMBON G. Président du jury : GREINER A. Rapporteur(s) : DEMIGNY D. Examinateur(s) : GLESNER M.;PAINDAVOINE M. Date de soutenance : 04/04/2002 Architectures Reconfigurables Dynamiquement pour les Systèmes sur Puce [texte imprimé] / G. SASSATELLI, Auteur . - 2002.
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Tags : SYSTEMES SUR PUCE ARCHITECTURE RECONFIGURABLE FPGA SYSTEME SUR PUCE ARCHITECTURE RECONFIGURABLES FPGAS RECONFIGURATION DYNAMIQUE VON NEUMANN MULTIMEDIA TRAITEMENT DU SIGNAL SYSTOLIC RING SYSTEM ON CHIP RECONFIGURABLE ARCHITECTURE FPGAS DYNAMICAL RECONFIGURATION VON NEUMANN MULTIMEDIA DIGITAL SIGNAL PROCESSING SYSTOLIC RING GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL Index. décimale : THE Thèses de doctorat Résumé : L'avènement récent de réseaux de télécommunications à hauts débits (Internet, UMTS) joint à l'explosion du marché des technologies de l'information pose aujourd'hui des contraintes sans précédentes sur la conception d'architectures dédiées au traitement numérique du signal. Le niveau de performances requis, les impératifs en termes de coûts et consommation font qu'il n'est plus aujourd'hui envisageable d'avoir recours à des architectures exclusivement basées sur des microprocesseurs. En effet, le paradigme de Von Neumann interdit toute forme d'exécution concurrente et limite donc de ce fait les performances envisageable lors de l'exécution d'algorithmes. Dans un contexte de système sur puce (SoC : System on Chip), les architectures reconfigurables proposent un compromis intéressant entre performances de la logique câblée et flexibilité des microprocesseurs ; il se prêtent donc bien à la réalisation d'accélérateurs prenant en charge le traitement des parties chronophages des algorithmes considérés. Ce mémoire expose un état de l'art des solutions dédiées au traitement numérique du signal et propose une architecture reconfigurable dynamiquement solutionnant les limitations intrinsèques des architectures reconfigurables classiques tels que les FPGAs (Field Programmable Gate Array). La structure proposée est détaillée, validée sur des algorithmes (multimédia) puis évaluée dans un contexte de système sur puce.
New high data bandwidth wireless networks will soon allow the emergence of multimedia oriented applications on embedded devices such as PDAs (Pocket Data Assistants). Microprocessors are today getting more and more inefficient for a growing range of applications. Its principles -The Von Neumann paradig- based on the sequential execution of algorithms will no longer be able to cope with the kind of highly computing intensive applications of multimedia world, especially in a strongly cost and power-constrained context. Design reuse offers a solution: a wide range of IP (Intellectual Property) cores are available to SoCs (System-on-Chip) designers, but each one of these is usually dedicated to a given algorithm, thus providing a very low level of flexibility. Thanks to their high level of flexibility structurally programmable architectures are potentially interesting candidates to overcome classical CPUs limitations. Based on a parallel execution model, we present in this thesis a new dynamically reconfigurable architecture dedicated to dataflow oriented applications acceleration. Principles, realizations and comparative results in a SoC context will be exposed for some classical multimedia algorithms, targeted on different architectures.Directeur(s) de thèse : CAMBON G. Président du jury : GREINER A. Rapporteur(s) : DEMIGNY D. Examinateur(s) : GLESNER M.;PAINDAVOINE M. Date de soutenance : 04/04/2002 Réservation
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Cote Support Localisation Section Notes Disponibilité THE-02 / 7430 Papier THESES NON CLASSES Disponible
Titre : Compression de Données pour le Test des Circuits Intégrés Type de document : texte imprimé Auteurs : R. POIRIER, Auteur Année de publication : 2004 Langues : Français (fre) Tags : TEST SYSTEMES SUR PUCE COMPRESSION TEST SYSTEMES SUR PUCE COMPRESSION TEST DATA COMPRESSION FOR INTEGRATED CIRCUITS TEST SYSTEM ON A CHIP COMPRESSION MERCI GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL Index. décimale : THE Thèses de doctorat Résumé : Le rapport entre le nombre de broches et le nombre de transistors des circuits intégrés tend à diminuer de plus en plus de par l'évolution des technologies submicroniques et des techniques de conception. Cette tendance introduit de nouvelles problématiques sur le test des circuits et systèmes. En effet, le volume de données de test croissant beaucoup plus rapidement que la bande passante des canaux de communication entre matériels de test et circuits, de nouvelles techniques de DFT doivent être envisagées comme par exemple la compression des données de test. Après avoir passé en revue les méthodes de compression existantes, nous proposons un nouveau schéma de compression ainsi que l'architecture de décompression adaptée. Cette technique est indépendante du type des données de test à transmettre et les modifications architecturales du circuit sous test sont minimes. Nous montrons son efficacité tant en terme d'augmentation de la bande passante que temps de test aussi bien pour le test des circuits combinatoires et que pour les circuits dotés de chaînes de scan. Les caractéristiques de cette méthode la rendent particulièrement adéquate aux nouvelles méthodologies de conception et test des systèmes complets intégrés sur silicium.
The ratio between the pin number and the number of transistors contained in a chip decreases with the evolution of submicronic technologies and design techniques. New test challenges appear because of this evolution. Indeed, the test data volume increases most quickly than the bandwidth between test equipments and circuits. New techniques must be developed as, for example, compression-based approaches. After reviewing the test data compression related approaches in literature, we propose a new compression/decompression scheme. This method is independent of test data's types and hardware modifications of the circuit under test are not significant. We show its efficiency in terms of bandwidth gain and test time reduction on both combinational and sequential circuits. Thanks to specific features, the proposed method can be used in the context of SoCs development.Directeur(s) de thèse : ROUZEYRE B. Président du jury : MERCIER J.J. Rapporteur(s) : DUFAZA C. Examinateur(s) : GIRARD P. Date de soutenance : 26/11/2004 Compression de Données pour le Test des Circuits Intégrés [texte imprimé] / R. POIRIER, Auteur . - 2004.
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Tags : TEST SYSTEMES SUR PUCE COMPRESSION TEST SYSTEMES SUR PUCE COMPRESSION TEST DATA COMPRESSION FOR INTEGRATED CIRCUITS TEST SYSTEM ON A CHIP COMPRESSION MERCI GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL Index. décimale : THE Thèses de doctorat Résumé : Le rapport entre le nombre de broches et le nombre de transistors des circuits intégrés tend à diminuer de plus en plus de par l'évolution des technologies submicroniques et des techniques de conception. Cette tendance introduit de nouvelles problématiques sur le test des circuits et systèmes. En effet, le volume de données de test croissant beaucoup plus rapidement que la bande passante des canaux de communication entre matériels de test et circuits, de nouvelles techniques de DFT doivent être envisagées comme par exemple la compression des données de test. Après avoir passé en revue les méthodes de compression existantes, nous proposons un nouveau schéma de compression ainsi que l'architecture de décompression adaptée. Cette technique est indépendante du type des données de test à transmettre et les modifications architecturales du circuit sous test sont minimes. Nous montrons son efficacité tant en terme d'augmentation de la bande passante que temps de test aussi bien pour le test des circuits combinatoires et que pour les circuits dotés de chaînes de scan. Les caractéristiques de cette méthode la rendent particulièrement adéquate aux nouvelles méthodologies de conception et test des systèmes complets intégrés sur silicium.
The ratio between the pin number and the number of transistors contained in a chip decreases with the evolution of submicronic technologies and design techniques. New test challenges appear because of this evolution. Indeed, the test data volume increases most quickly than the bandwidth between test equipments and circuits. New techniques must be developed as, for example, compression-based approaches. After reviewing the test data compression related approaches in literature, we propose a new compression/decompression scheme. This method is independent of test data's types and hardware modifications of the circuit under test are not significant. We show its efficiency in terms of bandwidth gain and test time reduction on both combinational and sequential circuits. Thanks to specific features, the proposed method can be used in the context of SoCs development.Directeur(s) de thèse : ROUZEYRE B. Président du jury : MERCIER J.J. Rapporteur(s) : DUFAZA C. Examinateur(s) : GIRARD P. Date de soutenance : 26/11/2004 Réservation
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Cote Support Localisation Section Notes Disponibilité THE-04 / 11610 Papier THESES NON CLASSES Disponible Documents numériques
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Titre : Test des Systèmes sur Puce : Ordonnancement et Exploration des Solutions Architecturales Type de document : texte imprimé Auteurs : J. POUGET, Auteur Année de publication : 2002 Langues : Français (fre) Tags : TEST INTEGRE SYSTEMES SUR PUCE BIST TEST INTEGRE SYSTEMES SUR PUCE BIST BUILT-IN-SELF TEST SYSTEM ON A CHIP DESIGN FOR TEST GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL Index. décimale : THE Thèses de doctorat Résumé : Les travaux relatifs à cette thèse s'inscrivent dans le cadre du test intégré des systèmes sur puce. Plus particulièrement, une approche globale permettant de résoudre le problème de l'organisation du test des cœurs sur un système intégré est proposée. En effet, le changement de technologie (des systèmes sur carte aux systèmes sur puce) entraîne plusieurs nouveaux problèmes au niveau du test comme l'accessibilité des cœurs ou la puissance dissipée. Dans la première partie de ce manuscrit, nous présentons le contexte de l'approche ainsi qu'un état de l'art des méthodes employées pour tester les systèmes sur carte, puis les systèmes sur puce. Dans une deuxième partie, une heuristique est présentée permettant de trouver une solution au problème de l'ordonnancement des tests tout en considérant plusieurs contraintes propres aux systèmes sur puce. Enfin, l'approche globale est présentée. Elle permet une co-optimisation de l'architecture de test et de l'ordonnancement des tests. Nous détaillons l'approche exacte utilisée ainsi que les heuristiques employées pour la conception des interfaces de test.
This thesis focuses on the test of the SocS. A global approach allowing to solve the core tests organization problem on a SoC is presented. The technology mutation (from PCBs to SoCs) leads to new problems for the test like core accessibility or power dissipation. In the first part of this work, we present the approach context and a state of the art of the test methods for PCBs, and for SoCs. In a second part, a heuristic is presented, which allows to find a solution for the problem of test scheduling taking into account many specific constraints for SoCs. Finally, the global approach is presented. This method involves a co-optimization of the test architecture and the test scheduling. We detail the exact approach used and the heuristics employed to build the test architectures.Directeur(s) de thèse : ROUZEYRE B. Président du jury : RENOVELL M. Rapporteur(s) : ROBACH C.;SENTIEYS O. Examinateur(s) : GIRARD P. Date de soutenance : 08/11/2002 Test des Systèmes sur Puce : Ordonnancement et Exploration des Solutions Architecturales [texte imprimé] / J. POUGET, Auteur . - 2002.
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Tags : TEST INTEGRE SYSTEMES SUR PUCE BIST TEST INTEGRE SYSTEMES SUR PUCE BIST BUILT-IN-SELF TEST SYSTEM ON A CHIP DESIGN FOR TEST GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL Index. décimale : THE Thèses de doctorat Résumé : Les travaux relatifs à cette thèse s'inscrivent dans le cadre du test intégré des systèmes sur puce. Plus particulièrement, une approche globale permettant de résoudre le problème de l'organisation du test des cœurs sur un système intégré est proposée. En effet, le changement de technologie (des systèmes sur carte aux systèmes sur puce) entraîne plusieurs nouveaux problèmes au niveau du test comme l'accessibilité des cœurs ou la puissance dissipée. Dans la première partie de ce manuscrit, nous présentons le contexte de l'approche ainsi qu'un état de l'art des méthodes employées pour tester les systèmes sur carte, puis les systèmes sur puce. Dans une deuxième partie, une heuristique est présentée permettant de trouver une solution au problème de l'ordonnancement des tests tout en considérant plusieurs contraintes propres aux systèmes sur puce. Enfin, l'approche globale est présentée. Elle permet une co-optimisation de l'architecture de test et de l'ordonnancement des tests. Nous détaillons l'approche exacte utilisée ainsi que les heuristiques employées pour la conception des interfaces de test.
This thesis focuses on the test of the SocS. A global approach allowing to solve the core tests organization problem on a SoC is presented. The technology mutation (from PCBs to SoCs) leads to new problems for the test like core accessibility or power dissipation. In the first part of this work, we present the approach context and a state of the art of the test methods for PCBs, and for SoCs. In a second part, a heuristic is presented, which allows to find a solution for the problem of test scheduling taking into account many specific constraints for SoCs. Finally, the global approach is presented. This method involves a co-optimization of the test architecture and the test scheduling. We detail the exact approach used and the heuristics employed to build the test architectures.Directeur(s) de thèse : ROUZEYRE B. Président du jury : RENOVELL M. Rapporteur(s) : ROBACH C.;SENTIEYS O. Examinateur(s) : GIRARD P. Date de soutenance : 08/11/2002 Réservation
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Cote Support Localisation Section Notes Disponibilité THE-02 / 7429 Papier THESES NON CLASSES Disponible Documents numériques
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