| Titre : | Evaluation des Paramètres Architecturaux des Réseaux sur Puce | | Type de document : | texte imprimé | | Auteurs : | Sèverine RISO, Auteur | | Année de publication : | 2005 | | Langues : | Français (fre) | | Tags : | SYSTEMES SUR PUCE (SOC)- RESEAUX DE COMMUNICATION SUR SILICIUM (NOC) - PROTOCOLES DE COMMUNICATION -QUALITE DE SERVICE - SYNCHRONISATION D'UN SYSTEME SUR PUCE - CARACTERISATION DES METRIQUES D'UN RESEAU SUR PUCE. GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL | | Index. décimale : | THE Thèses de doctorat | | Résumé : | Les densités d'intégration actuelles des circuits intégrés autorisent l'assemblage de multiples coeurs sur le même substrat de silicium. Le problème de l'interconnexion dans ces différents modèles se fait de plus en plus sentir, à tel point que les structures des communications classiques utilisées aujourd'hui (bus et point à point) ne suffisent plus. Les réseaux sur puce (appelés NoC pour Network on Chip) semblent être une solution appropriée pour gérer la communication entre les blocs. La difficulté de la conception d'un NOC réside dans un compromis entre une qualité de service (appelé QoS pour Quality of Service) optimale, une bande passante élevée et une flexibilité d'utilisation importante, tout en limitant la consommation d'énergie et de surface de silicium. La synchronisation des systèmes avec une seule horloge deviendra très difficile et les futurs systèmes seront probablement synchronisés par plusieurs sources d'horloges en Globalement Asynchrone Localement Synchrone (GALS). Les réseaux sur puce seront particulièrement adaptés à ce type de synchronisation. Nous présentons dans ce mémoire les différentes architectures des réseaux sur puce. Après une présentation des métriques de conception, nous proposons une méthodologie de mesure des paramètres architecturaux ainsi qu'une étude qualitative de ces caractéristiques. Nous proposons également des améliorations du réseau Hermes, préalablement présenté (qui est un réseau maillé à 2 dimensions), applicables à différents réseaux, notamment une architecture de qualité de service à priorité de paquet avec des buffers en sortie.
The era of bus-dominated communication architectures for SoCs might end soon: the multiplication of cores used on a single die used in response to the power-hungry applications tends to make SoC (System on Chip) designs more and more communication-centric. Communication architecture synthesis is an increasingly challenging problem; bus-based structures are still leading but tend to become the cornerstone of successful SoC designs: among others issues, they hardly allow parallel communications and scale badly from the electrical point of view. An interesting solution stands in between the two existing communication architecture families: structures providing both point-to-point connections and time/space multiplexing: Network on Chip (NoC). Usually a core is attached to each router in the structure. Data are then to be routed from an initiator to a target. An interesting characteristic of NoC is that they allow to be designed according to the GALS principle: each core/router couple is fully synchronous whilst inter-router communications can take place asynchronously. This thesis presents the NoC architectures and a state of art of existing solutions. We explore and discuss the impact of different architecture parameters on the achieved performance. We also propose improvements of the Hermes network (2D mesh network), which will be formerly presented, applicable to various networks. In particular, we present an architecture with a quality of service based on priority of packets, with output queue. | | Directeur(s) de thèse : | ROBERT M. | | Rapporteur(s) : | BOURENNANE B.;CONNOR'O I. | | Examinateur(s) : | SASSATELLI G.;TORRES L. | | Date de soutenance : | 28/11/2005 |
Evaluation des Paramètres Architecturaux des Réseaux sur Puce [texte imprimé] / Sèverine RISO, Auteur . - 2005. Langues : Français ( fre) | Tags : | SYSTEMES SUR PUCE (SOC)- RESEAUX DE COMMUNICATION SUR SILICIUM (NOC) - PROTOCOLES DE COMMUNICATION -QUALITE DE SERVICE - SYNCHRONISATION D'UN SYSTEME SUR PUCE - CARACTERISATION DES METRIQUES D'UN RESEAU SUR PUCE. GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL | | Index. décimale : | THE Thèses de doctorat | | Résumé : | Les densités d'intégration actuelles des circuits intégrés autorisent l'assemblage de multiples coeurs sur le même substrat de silicium. Le problème de l'interconnexion dans ces différents modèles se fait de plus en plus sentir, à tel point que les structures des communications classiques utilisées aujourd'hui (bus et point à point) ne suffisent plus. Les réseaux sur puce (appelés NoC pour Network on Chip) semblent être une solution appropriée pour gérer la communication entre les blocs. La difficulté de la conception d'un NOC réside dans un compromis entre une qualité de service (appelé QoS pour Quality of Service) optimale, une bande passante élevée et une flexibilité d'utilisation importante, tout en limitant la consommation d'énergie et de surface de silicium. La synchronisation des systèmes avec une seule horloge deviendra très difficile et les futurs systèmes seront probablement synchronisés par plusieurs sources d'horloges en Globalement Asynchrone Localement Synchrone (GALS). Les réseaux sur puce seront particulièrement adaptés à ce type de synchronisation. Nous présentons dans ce mémoire les différentes architectures des réseaux sur puce. Après une présentation des métriques de conception, nous proposons une méthodologie de mesure des paramètres architecturaux ainsi qu'une étude qualitative de ces caractéristiques. Nous proposons également des améliorations du réseau Hermes, préalablement présenté (qui est un réseau maillé à 2 dimensions), applicables à différents réseaux, notamment une architecture de qualité de service à priorité de paquet avec des buffers en sortie.
The era of bus-dominated communication architectures for SoCs might end soon: the multiplication of cores used on a single die used in response to the power-hungry applications tends to make SoC (System on Chip) designs more and more communication-centric. Communication architecture synthesis is an increasingly challenging problem; bus-based structures are still leading but tend to become the cornerstone of successful SoC designs: among others issues, they hardly allow parallel communications and scale badly from the electrical point of view. An interesting solution stands in between the two existing communication architecture families: structures providing both point-to-point connections and time/space multiplexing: Network on Chip (NoC). Usually a core is attached to each router in the structure. Data are then to be routed from an initiator to a target. An interesting characteristic of NoC is that they allow to be designed according to the GALS principle: each core/router couple is fully synchronous whilst inter-router communications can take place asynchronously. This thesis presents the NoC architectures and a state of art of existing solutions. We explore and discuss the impact of different architecture parameters on the achieved performance. We also propose improvements of the Hermes network (2D mesh network), which will be formerly presented, applicable to various networks. In particular, we present an architecture with a quality of service based on priority of packets, with output queue. | | Directeur(s) de thèse : | ROBERT M. | | Rapporteur(s) : | BOURENNANE B.;CONNOR'O I. | | Examinateur(s) : | SASSATELLI G.;TORRES L. | | Date de soutenance : | 28/11/2005 |
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