A partir de cette page vous pouvez :
| Retourner au premier écran avec les dernières notices... |
Résultat de la recherche
10 résultat(s) recherche sur le tag 'test integre'
Affiner la recherche Interroger des sources externesInsertion du BIST au Niveau RTL et au Niveau Comportemental / D. BERTHELOT
Titre : Insertion du BIST au Niveau RTL et au Niveau Comportemental Type de document : texte imprimé Auteurs : D. BERTHELOT, Auteur Année de publication : 1999 Langues : Français (fre) Tags : TEST INTEGRE BIST PARALLELE GENERATEUR DE VECTEURS DE TEST ELECTRONIQUE, OPTRONIQUE ET SYSTEMES Index. décimale : THE Thèses de doctorat Directeur(s) de thèse : ROUZEYRE B. Co-directeur(s) de thèse : FLOTTES M.L. Président du jury : LANDRAULT C. Rapporteur(s) : HELLEBRAND S.;ROBACH C. Examinateur(s) : PRAVOSSOUDOVITCH S. Date de soutenance : 10/12/1999 Insertion du BIST au Niveau RTL et au Niveau Comportemental [texte imprimé] / D. BERTHELOT, Auteur . - 1999.
Langues : Français (fre)
Tags : TEST INTEGRE BIST PARALLELE GENERATEUR DE VECTEURS DE TEST ELECTRONIQUE, OPTRONIQUE ET SYSTEMES Index. décimale : THE Thèses de doctorat Directeur(s) de thèse : ROUZEYRE B. Co-directeur(s) de thèse : FLOTTES M.L. Président du jury : LANDRAULT C. Rapporteur(s) : HELLEBRAND S.;ROBACH C. Examinateur(s) : PRAVOSSOUDOVITCH S. Date de soutenance : 10/12/1999 Réservation
Réserver ce document
Exemplaires
Cote Support Localisation Section Notes Disponibilité THE-99 / 6603 Papier THESES NON CLASSES Disponible
Titre : Méthodes et Algorithmes pour le Test Intégré de Circuits VLSI Combinatoires Type de document : texte imprimé Auteurs : C. FAGOT, Auteur Année de publication : 2000 Langues : Français (fre) Tags : TEST INTEGRE CIRCUITS COMBINATOIRES ALGORITHMES GLOUTONS Index. décimale : THE Thèses de doctorat Directeur(s) de thèse : GASCUEL O. Rapporteur(s) : CROCHEMORE M.;HELLEBRAND S.;MAZARE G. Examinateur(s) : GIRARD P.;GREINER A.;HABIB M. Date de soutenance : 24/01/2000 Méthodes et Algorithmes pour le Test Intégré de Circuits VLSI Combinatoires [texte imprimé] / C. FAGOT, Auteur . - 2000.
Langues : Français (fre)
Tags : TEST INTEGRE CIRCUITS COMBINATOIRES ALGORITHMES GLOUTONS Index. décimale : THE Thèses de doctorat Directeur(s) de thèse : GASCUEL O. Rapporteur(s) : CROCHEMORE M.;HELLEBRAND S.;MAZARE G. Examinateur(s) : GIRARD P.;GREINER A.;HABIB M. Date de soutenance : 24/01/2000 Réservation
Réserver ce document
Exemplaires
Cote Support Localisation Section Notes Disponibilité THE-00 / 6662 Papier THESES INFORMATIQUE Disponible
Titre : Outils d'Aide à la Synthèse d'Architectures VLSI Auto-Testables. Algorithmes de Génération de Vecteurs de Test Déterministes et Mixtes Type de document : texte imprimé Auteurs : H. REJOUAN, Auteur Année de publication : 1998 Langues : Français (fre) Tags : TEST INTEGRE BUILT-IN-TEST (BIST) SYNTHESE DE TEST Index. décimale : THE Thèses de doctorat Rapporteur(s) : LANDRAULT C.;GUYOT A. Examinateur(s) : GREINER A.;MEHREZ H. Invité(s) : DUPONT-NIVET E. Date de soutenance : 17/07/1998 Outils d'Aide à la Synthèse d'Architectures VLSI Auto-Testables. Algorithmes de Génération de Vecteurs de Test Déterministes et Mixtes [texte imprimé] / H. REJOUAN, Auteur . - 1998.
Langues : Français (fre)
Tags : TEST INTEGRE BUILT-IN-TEST (BIST) SYNTHESE DE TEST Index. décimale : THE Thèses de doctorat Rapporteur(s) : LANDRAULT C.;GUYOT A. Examinateur(s) : GREINER A.;MEHREZ H. Invité(s) : DUPONT-NIVET E. Date de soutenance : 17/07/1998 Réservation
Réserver ce document
Exemplaires
Cote Support Localisation Section Notes Disponibilité THE-98 / 6277 Papier THESES INFORMATIQUE Disponible
Titre : Test Intégré de Circuits Cryptographiques Type de document : texte imprimé Auteurs : Marion DOULCIER, Auteur Année de publication : 2008 Langues : Français (fre) Tags : TEST INTEGRE CARTE A PUCE CRYPTOGRAPHIE AUTOTEST TEST EN LIGNE BUILT-IN SELF TEST SMARTCARD CRYPTOGRAPHY SELF TEST ON-LINE TEST GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL Index. décimale : THE Thèses de doctorat Résumé : Parce que les architectures de test classiques visent principalement à accroître la contrôlabilité et l'observabilité des données manipulées par le système matériel, elles sont identifiées comme sources potentielles de manipulations frauduleuses lorsqu'elles sont mises en oeuvre dans des systèmes traitant de sécurité numérique. Les dispositifs sécurisés demandent donc de développer des moyens de test adaptés. Ce rapport de thèse présente des solutions de test pour systèmes intégrés de chiffrement en s'attachant à la fois aux tests exécutés en fin de production ou en maintenance, et aux tests effectués en cours du fonctionnement. En ce qui concerne les tests exécutés hors fonctionnement normal, l'approche préconisée s'appuie sur un autotest intégré. Il présente les avantages cumulés de limiter l'accès aux moyens de test intégrés au système, il préserve donc la sécurité des données, d'effectuer un test de qualité, il garantit donc un bon fonctionnement du système, et enfin de ne demander que très peu de ressources additionnelles. Profitant des propriétés inhérentes aux algorithmes de chiffrement (diffusion, confusion, itération) et des implantations matérielles qui en découlent (architectures rebouclées), des solutions d'autotest sont proposées pour des coeurs DES et AES. Il est aussi démontré comment les réutiliser pour générer les vecteurs de test d'autres ressources matérielles du système et analyser leurs réponses. Pour ce qui concerne les tests exécutés en cours de fonctionnement, l'architecture particulière des coeurs de chiffrement est à nouveau mise à profit pour de la détection de fautes en ligne basée sur de la redondance d'information ou de matériel.
Because the conventional test architectures are mainly designed to increase the controllability and observability of the signals, they are identified as potential sources of attacks when implemented in systems dealing with digital security. It is then necessary to develop appropriate test methods. This thesis presents test solutions for encryption systems focusing on both tests performed at the end of production or maintenance, and tests carried out during the mission mode. Regarding off-line tests performed after production or in-situ, the approach relies on an integrated self-test schemes. It presents the combined advantages of limiting the access to internal data, and thus preserves data security, conducting a test of high quality, thus it guarantees the proper system behavior, and finally requiring only very little additional resources. Taking advantage of inherent properties of encryption algorithms (diffusion, confusion, iteration) and their physical implementations (feedback architectures), self-test solutions are proposed for DES and AES cores. It is also demonstrated how such crypto-cores can be used as test resources for other cores in the system. Regarding the tests performed during the functional mode, the proposed approach allows the detection of faults using different forms of duplication (information or hardware redundancies).**Directeur(s) de thèse : ROUZEYRE B. Co-directeur(s) de thèse : FLOTTES M.L. Rapporteur(s) : SENTIEYS M.;LEVEUGLE M. Examinateur(s) : TORRES L.;TRIA M. Date de soutenance : 24/11/2008 Test Intégré de Circuits Cryptographiques [texte imprimé] / Marion DOULCIER, Auteur . - 2008.
Langues : Français (fre)
Tags : TEST INTEGRE CARTE A PUCE CRYPTOGRAPHIE AUTOTEST TEST EN LIGNE BUILT-IN SELF TEST SMARTCARD CRYPTOGRAPHY SELF TEST ON-LINE TEST GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL Index. décimale : THE Thèses de doctorat Résumé : Parce que les architectures de test classiques visent principalement à accroître la contrôlabilité et l'observabilité des données manipulées par le système matériel, elles sont identifiées comme sources potentielles de manipulations frauduleuses lorsqu'elles sont mises en oeuvre dans des systèmes traitant de sécurité numérique. Les dispositifs sécurisés demandent donc de développer des moyens de test adaptés. Ce rapport de thèse présente des solutions de test pour systèmes intégrés de chiffrement en s'attachant à la fois aux tests exécutés en fin de production ou en maintenance, et aux tests effectués en cours du fonctionnement. En ce qui concerne les tests exécutés hors fonctionnement normal, l'approche préconisée s'appuie sur un autotest intégré. Il présente les avantages cumulés de limiter l'accès aux moyens de test intégrés au système, il préserve donc la sécurité des données, d'effectuer un test de qualité, il garantit donc un bon fonctionnement du système, et enfin de ne demander que très peu de ressources additionnelles. Profitant des propriétés inhérentes aux algorithmes de chiffrement (diffusion, confusion, itération) et des implantations matérielles qui en découlent (architectures rebouclées), des solutions d'autotest sont proposées pour des coeurs DES et AES. Il est aussi démontré comment les réutiliser pour générer les vecteurs de test d'autres ressources matérielles du système et analyser leurs réponses. Pour ce qui concerne les tests exécutés en cours de fonctionnement, l'architecture particulière des coeurs de chiffrement est à nouveau mise à profit pour de la détection de fautes en ligne basée sur de la redondance d'information ou de matériel.
Because the conventional test architectures are mainly designed to increase the controllability and observability of the signals, they are identified as potential sources of attacks when implemented in systems dealing with digital security. It is then necessary to develop appropriate test methods. This thesis presents test solutions for encryption systems focusing on both tests performed at the end of production or maintenance, and tests carried out during the mission mode. Regarding off-line tests performed after production or in-situ, the approach relies on an integrated self-test schemes. It presents the combined advantages of limiting the access to internal data, and thus preserves data security, conducting a test of high quality, thus it guarantees the proper system behavior, and finally requiring only very little additional resources. Taking advantage of inherent properties of encryption algorithms (diffusion, confusion, iteration) and their physical implementations (feedback architectures), self-test solutions are proposed for DES and AES cores. It is also demonstrated how such crypto-cores can be used as test resources for other cores in the system. Regarding the tests performed during the functional mode, the proposed approach allows the detection of faults using different forms of duplication (information or hardware redundancies).**Directeur(s) de thèse : ROUZEYRE B. Co-directeur(s) de thèse : FLOTTES M.L. Rapporteur(s) : SENTIEYS M.;LEVEUGLE M. Examinateur(s) : TORRES L.;TRIA M. Date de soutenance : 24/11/2008 Réservation
Réserver ce document
Exemplaires
Cote Support Localisation Section Notes Disponibilité THE-08 / 13623 Non renseigné THESES NON CLASSES Disponible 
Titre : Test des Systèmes sur Puce : Ordonnancement et Exploration des Solutions Architecturales Type de document : texte imprimé Auteurs : J. POUGET, Auteur Année de publication : 2002 Langues : Français (fre) Tags : TEST INTEGRE SYSTEMES SUR PUCE BIST TEST INTEGRE SYSTEMES SUR PUCE BIST BUILT-IN-SELF TEST SYSTEM ON A CHIP DESIGN FOR TEST GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL Index. décimale : THE Thèses de doctorat Résumé : Les travaux relatifs à cette thèse s'inscrivent dans le cadre du test intégré des systèmes sur puce. Plus particulièrement, une approche globale permettant de résoudre le problème de l'organisation du test des cÅ“urs sur un système intégré est proposée. En effet, le changement de technologie (des systèmes sur carte aux systèmes sur puce) entraîne plusieurs nouveaux problèmes au niveau du test comme l'accessibilité des cÅ“urs ou la puissance dissipée. Dans la première partie de ce manuscrit, nous présentons le contexte de l'approche ainsi qu'un état de l'art des méthodes employées pour tester les systèmes sur carte, puis les systèmes sur puce. Dans une deuxième partie, une heuristique est présentée permettant de trouver une solution au problème de l'ordonnancement des tests tout en considérant plusieurs contraintes propres aux systèmes sur puce. Enfin, l'approche globale est présentée. Elle permet une co-optimisation de l'architecture de test et de l'ordonnancement des tests. Nous détaillons l'approche exacte utilisée ainsi que les heuristiques employées pour la conception des interfaces de test.
This thesis focuses on the test of the SocS. A global approach allowing to solve the core tests organization problem on a SoC is presented. The technology mutation (from PCBs to SoCs) leads to new problems for the test like core accessibility or power dissipation. In the first part of this work, we present the approach context and a state of the art of the test methods for PCBs, and for SoCs. In a second part, a heuristic is presented, which allows to find a solution for the problem of test scheduling taking into account many specific constraints for SoCs. Finally, the global approach is presented. This method involves a co-optimization of the test architecture and the test scheduling. We detail the exact approach used and the heuristics employed to build the test architectures.Directeur(s) de thèse : ROUZEYRE B. Président du jury : RENOVELL M. Rapporteur(s) : ROBACH C.;SENTIEYS O. Examinateur(s) : GIRARD P. Date de soutenance : 08/11/2002 Test des Systèmes sur Puce : Ordonnancement et Exploration des Solutions Architecturales [texte imprimé] / J. POUGET, Auteur . - 2002.
Langues : Français (fre)
Tags : TEST INTEGRE SYSTEMES SUR PUCE BIST TEST INTEGRE SYSTEMES SUR PUCE BIST BUILT-IN-SELF TEST SYSTEM ON A CHIP DESIGN FOR TEST GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL Index. décimale : THE Thèses de doctorat Résumé : Les travaux relatifs à cette thèse s'inscrivent dans le cadre du test intégré des systèmes sur puce. Plus particulièrement, une approche globale permettant de résoudre le problème de l'organisation du test des cÅ“urs sur un système intégré est proposée. En effet, le changement de technologie (des systèmes sur carte aux systèmes sur puce) entraîne plusieurs nouveaux problèmes au niveau du test comme l'accessibilité des cÅ“urs ou la puissance dissipée. Dans la première partie de ce manuscrit, nous présentons le contexte de l'approche ainsi qu'un état de l'art des méthodes employées pour tester les systèmes sur carte, puis les systèmes sur puce. Dans une deuxième partie, une heuristique est présentée permettant de trouver une solution au problème de l'ordonnancement des tests tout en considérant plusieurs contraintes propres aux systèmes sur puce. Enfin, l'approche globale est présentée. Elle permet une co-optimisation de l'architecture de test et de l'ordonnancement des tests. Nous détaillons l'approche exacte utilisée ainsi que les heuristiques employées pour la conception des interfaces de test.
This thesis focuses on the test of the SocS. A global approach allowing to solve the core tests organization problem on a SoC is presented. The technology mutation (from PCBs to SoCs) leads to new problems for the test like core accessibility or power dissipation. In the first part of this work, we present the approach context and a state of the art of the test methods for PCBs, and for SoCs. In a second part, a heuristic is presented, which allows to find a solution for the problem of test scheduling taking into account many specific constraints for SoCs. Finally, the global approach is presented. This method involves a co-optimization of the test architecture and the test scheduling. We detail the exact approach used and the heuristics employed to build the test architectures.Directeur(s) de thèse : ROUZEYRE B. Président du jury : RENOVELL M. Rapporteur(s) : ROBACH C.;SENTIEYS O. Examinateur(s) : GIRARD P. Date de soutenance : 08/11/2002 Réservation
Réserver ce document
Exemplaires
Cote Support Localisation Section Notes Disponibilité THE-02 / 7429 Papier THESES NON CLASSES Disponible Documents numériques
Fichier (PDF)URL
Titre : Utilisation Pratique du Reset Partiel : Initialisation pour le Test Intégré de Circuits Fortement Séquentiels Type de document : texte imprimé Auteurs : I. VOGEL, Auteur Année de publication : 2002 Langues : Français (fre) Tags : TEST INTEGRE TEST PSEUDO-ALEATOIRE PROCESSEUR FORTEMENT PIPELINES INITIALISATION FONCTIONNELLE INITIALISATION STRUCTURELLE RESET PARTIEL TEST INTEGRE TEST PSEUDO-ALEATOIRE PROCESSEUR FORTEMENT PIPELINES INITIALISATION FONCTIONNELLE INITIALISATION STRUCTURELLE RESET PARTIEL BUILT-IN-SELF-TEST PSEUDO-RANDOM TEST HIGHLY PIPELINED PROCESSORS FUNCTIONNAL INITIALIZATION STRUCTURAL INITIALIZATION STRUCTURAL INITIALIZATION PARTIAL RESET GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL Index. décimale : THE Thèses de doctorat Résumé : Lors du test intégré d'un circuit séquentiel, ses réponses, compactées et appelées signatures, doivent être comparées avec les réponses attendues calculées par simulation. Le problème est que deux circuits séquentiels ayant un état initial (état des ses bascules) différent produiront des signatures différentes et ce, même s'ils sont stimulés par la même séquence de vecteurs de test. Il est donc nécessaire de contrôler l'état initial d'un circuit avant l'application d'une procédure de test. Par ailleurs, puisqu'il s'agit d'un test intégré, seules des séquences pseudo-aléatoires générées par un LFSR, peuvent être appliquées au circuit ce qui rend impossible l'utilisation de séquences d'initialisation fonctionnelles. En vue d'améliorer la qualité du test intégré, le scan complet est une technique couramment employée. Elle permet également d'initialiser facilement les circuits. Néanmoins, dans le cas de circuits bien précis tels que les processeurs, et à cause de l'utilisation intensive d'étages de pipeline, cette technique n'est pas envisageable. En effet, le faible ratio combinatoire / séquentiel impliquerait une dégradation considérable des performances du circuit. Après une présentation du type de circuits ciblés (processeurs fortement pipelines), de la méthode de test employée et un état de l'art des techniques d'initialisation, nous proposons une technique basée sur du reset partiel permettant de garantir une initialisation à moindre coût.
In a BIST (Built-In-Self-Test) context, we have to compare the circuit's responses (compacted as a signature) with the expected responses calculated by simulation. The problem is that two sequential circuits starting from different initial states produce different signatures even if they are stimulated by the same test sequence. That is why the initial state of a circuit must be controlled before running the test procedure. Note that it may not be possible to use functional sequences for initialization. Full scan is the most widely accepted and used DFT approach for sequential machines in order to improve fault coverage in BIST. It is also a very helpful technique for initializing sequential circuits. Nevertheless, in dedicated cases such as processors, and because of the intensive use of pipeline stages, it cannot be used mainly due to its performance penalties. In this case, full scan approach has to be replaced by partial scan. Partial scan is a lower cost solution that keeps the scan overhead low and limits the impact of the DFT technique on the circuit performances. However, partial scan does not provide the same features as full scan on circuit initialization. We propose a low cost partial reset technique to solve the initialization problem of partially scanned sequential circuits.Directeur(s) de thèse : LANDRAULT C. Président du jury : PRAVOSSOUDOVITCH S. Rapporteur(s) : ROBACH C.;HELLEBRAND S. Date de soutenance : 20/12/2002 Utilisation Pratique du Reset Partiel : Initialisation pour le Test Intégré de Circuits Fortement Séquentiels [texte imprimé] / I. VOGEL, Auteur . - 2002.
Langues : Français (fre)
Tags : TEST INTEGRE TEST PSEUDO-ALEATOIRE PROCESSEUR FORTEMENT PIPELINES INITIALISATION FONCTIONNELLE INITIALISATION STRUCTURELLE RESET PARTIEL TEST INTEGRE TEST PSEUDO-ALEATOIRE PROCESSEUR FORTEMENT PIPELINES INITIALISATION FONCTIONNELLE INITIALISATION STRUCTURELLE RESET PARTIEL BUILT-IN-SELF-TEST PSEUDO-RANDOM TEST HIGHLY PIPELINED PROCESSORS FUNCTIONNAL INITIALIZATION STRUCTURAL INITIALIZATION STRUCTURAL INITIALIZATION PARTIAL RESET GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL Index. décimale : THE Thèses de doctorat Résumé : Lors du test intégré d'un circuit séquentiel, ses réponses, compactées et appelées signatures, doivent être comparées avec les réponses attendues calculées par simulation. Le problème est que deux circuits séquentiels ayant un état initial (état des ses bascules) différent produiront des signatures différentes et ce, même s'ils sont stimulés par la même séquence de vecteurs de test. Il est donc nécessaire de contrôler l'état initial d'un circuit avant l'application d'une procédure de test. Par ailleurs, puisqu'il s'agit d'un test intégré, seules des séquences pseudo-aléatoires générées par un LFSR, peuvent être appliquées au circuit ce qui rend impossible l'utilisation de séquences d'initialisation fonctionnelles. En vue d'améliorer la qualité du test intégré, le scan complet est une technique couramment employée. Elle permet également d'initialiser facilement les circuits. Néanmoins, dans le cas de circuits bien précis tels que les processeurs, et à cause de l'utilisation intensive d'étages de pipeline, cette technique n'est pas envisageable. En effet, le faible ratio combinatoire / séquentiel impliquerait une dégradation considérable des performances du circuit. Après une présentation du type de circuits ciblés (processeurs fortement pipelines), de la méthode de test employée et un état de l'art des techniques d'initialisation, nous proposons une technique basée sur du reset partiel permettant de garantir une initialisation à moindre coût.
In a BIST (Built-In-Self-Test) context, we have to compare the circuit's responses (compacted as a signature) with the expected responses calculated by simulation. The problem is that two sequential circuits starting from different initial states produce different signatures even if they are stimulated by the same test sequence. That is why the initial state of a circuit must be controlled before running the test procedure. Note that it may not be possible to use functional sequences for initialization. Full scan is the most widely accepted and used DFT approach for sequential machines in order to improve fault coverage in BIST. It is also a very helpful technique for initializing sequential circuits. Nevertheless, in dedicated cases such as processors, and because of the intensive use of pipeline stages, it cannot be used mainly due to its performance penalties. In this case, full scan approach has to be replaced by partial scan. Partial scan is a lower cost solution that keeps the scan overhead low and limits the impact of the DFT technique on the circuit performances. However, partial scan does not provide the same features as full scan on circuit initialization. We propose a low cost partial reset technique to solve the initialization problem of partially scanned sequential circuits.Directeur(s) de thèse : LANDRAULT C. Président du jury : PRAVOSSOUDOVITCH S. Rapporteur(s) : ROBACH C.;HELLEBRAND S. Date de soutenance : 20/12/2002 Réservation
Réserver ce document
Exemplaires
Cote Support Localisation Section Notes Disponibilité THE-02 / 7480 Papier THESES NON CLASSES Disponible Documents numériques
Fichier (PDF)URL
Titre : Contribution au Test Intégré : Optimisation des Générateurs de Vecteurs de Test Matériels et leur Adaptation à la Détection de Fautes Complexes Type de document : texte imprimé Auteurs : Hélène VIALLON, Auteur Année de publication : 1996 Langues : Français (fre) Tags : CONCEPTION EN VUE DU TEST TEST INTEGRE GENERATEUR DE VECTEURS DE TEST MACHINE A ETATS FINIS ELECTRONIQUE, OPTRONIQUE ET SYSTEMES Index. décimale : THE Thèses de doctorat Directeur(s) de thèse : LANDRAULT C. Président du jury : ZORIAN Y. Rapporteur(s) : THEVENOD P. Examinateur(s) : PRAVOSSOUDOVITCH S.;DUFAZA C. Date de soutenance : 17/10/1996 Contribution au Test Intégré : Optimisation des Générateurs de Vecteurs de Test Matériels et leur Adaptation à la Détection de Fautes Complexes [texte imprimé] / Hélène VIALLON, Auteur . - 1996.
Langues : Français (fre)
Tags : CONCEPTION EN VUE DU TEST TEST INTEGRE GENERATEUR DE VECTEURS DE TEST MACHINE A ETATS FINIS ELECTRONIQUE, OPTRONIQUE ET SYSTEMES Index. décimale : THE Thèses de doctorat Directeur(s) de thèse : LANDRAULT C. Président du jury : ZORIAN Y. Rapporteur(s) : THEVENOD P. Examinateur(s) : PRAVOSSOUDOVITCH S.;DUFAZA C. Date de soutenance : 17/10/1996 Réservation
Réserver ce document
Exemplaires
Cote Support Localisation Section Notes Disponibilité THE-96 / 6018 Papier THESES NON CLASSES Disponible
Titre : Méthode hiérarchique de calcul de la longueur de test aléatoire de circuits VLSI et analyse de testabilité Type de document : texte imprimé Auteurs : G. MASSEBOEUF, Auteur Année de publication : 1995 Langues : Français (fre) Tags : CONCEPTION DE CIRCUITS DIGITAUX TEST INTEGRE TEST PSEUDO-ALEATOIRE LONGUEUR DE TEST TRANSPARENCES NIVEAU RTL SIMULATION SYMBOLIQUE PRODUCTIQUE : AUTOMATIQUE ET INFORMATIQUE INDUSTRIELLE Index. décimale : THE Thèses de doctorat Président du jury : DION J.M. Rapporteur(s) : THEVENOD P.;LANDRAULT C. Examinateur(s) : DAVID R.;LARDY J.L.;PULOU J. Date de soutenance : 10/04/1995 Méthode hiérarchique de calcul de la longueur de test aléatoire de circuits VLSI et analyse de testabilité [texte imprimé] / G. MASSEBOEUF, Auteur . - 1995.
Langues : Français (fre)
Tags : CONCEPTION DE CIRCUITS DIGITAUX TEST INTEGRE TEST PSEUDO-ALEATOIRE LONGUEUR DE TEST TRANSPARENCES NIVEAU RTL SIMULATION SYMBOLIQUE PRODUCTIQUE : AUTOMATIQUE ET INFORMATIQUE INDUSTRIELLE Index. décimale : THE Thèses de doctorat Président du jury : DION J.M. Rapporteur(s) : THEVENOD P.;LANDRAULT C. Examinateur(s) : DAVID R.;LARDY J.L.;PULOU J. Date de soutenance : 10/04/1995 Réservation
Réserver ce document
Exemplaires
Cote Support Localisation Section Notes Disponibilité THE-95 / 5368 Papier THESES NON CLASSES Disponible
Titre : Réduction de la Consommation durant le Test des Circuits VLSI Type de document : texte imprimé Auteurs : L. GUILLER, Auteur Année de publication : 2000 Langues : Français (fre) Tags : TEST TEST INTEGRE TEST EXTERNE GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL Index. décimale : THE Thèses de doctorat Directeur(s) de thèse : PRAVOSSOUDOVITCH S. Co-directeur(s) de thèse : GIRARD P. Président du jury : LANDRAULT C. Rapporteur(s) : LEVEUGLE R.;SONZA REORDA M. Examinateur(s) : VERGNIAULT M.;GIRARD P. Date de soutenance : 06/11/2000 Réduction de la Consommation durant le Test des Circuits VLSI [texte imprimé] / L. GUILLER, Auteur . - 2000.
Langues : Français (fre)
Tags : TEST TEST INTEGRE TEST EXTERNE GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL Index. décimale : THE Thèses de doctorat Directeur(s) de thèse : PRAVOSSOUDOVITCH S. Co-directeur(s) de thèse : GIRARD P. Président du jury : LANDRAULT C. Rapporteur(s) : LEVEUGLE R.;SONZA REORDA M. Examinateur(s) : VERGNIAULT M.;GIRARD P. Date de soutenance : 06/11/2000 Réservation
Réserver ce document
Exemplaires
Cote Support Localisation Section Notes Disponibilité THE-00 / 6862 Papier THESES NON CLASSES Disponible
Titre : Test Intégré pour Convertisseurs Analogique/Numérique Type de document : texte imprimé Auteurs : S. BERNARD, Auteur Année de publication : 2001 Langues : Français (fre) Tags : CIRCUIT INTEGRE CIRCUITS MIXTES CONVERTISSEURS ANALOGIQUE/NUMERIQUE GENERATEUR DE RAMPE GENERATEUR DE SIGNAUX TRIANGULAIRES TEST TEST INTEGRE GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL Index. décimale : THE Thèses de doctorat Résumé : Les circuits intégrés mixtes développés pour les nouvelles applications multimédias et télécommunications sont constitués de blocs analogiques et de blocs numériques. Le coût du test de ces circuits mixtes est un facteur critique pour leur prix de revient. En particulier, en production industrielle, les Convertisseurs Analogique/Numérique (CAN) sont testés en mode fonctionnel (histogramme, FFT) en utilisant des ressources de test externes extrêmement coûteuses. Dans ce contexte, une solution attractive pour réduire le coût du test consiste à intégrer directement sur la puce tout ou une partie des ressources nécessaires au test. L'objectif des travaux présentés dans cette thèse est donc la conception et le développement de structures d'auto-test intégré (BIST) permettant le test par histogramme des CAN. L'implantation directe sur silicium de cette technique de test ne serait pas possible car elle nécessiterait un surcoût de silicium important. Pour rendre cette intégration viable nous avons donc été amenés à envisager des solutions originales basées sur la décomposition et l'analyse par histogramme. Cette approche, associée à la mise en place d'un certain nombre de simplifications des calculs d'extraction nous a permis de réduire considérablement les ressources matérielles (mémoires, module de calcul) à intégrer. Enfin, pour compléter cette structure BIST, nous avons conçu une architecture originale de générateur de rampe et de générateur de signaux triangulaires. Ces générateurs utilisent un système d'auto-calibration qui leur permet de générer un signal précis et insensible aux variations des paramètres technologiques tout en impliquant une surface de silicium minimale.
The mixed-signal circuits developed for the new multimedia applications include analog blocks and digital blocks. In an industrial context, the Analog-to-Digital Converters (ADC) are tested with a functional approach (histogram, FFT) by using expensive external test equipment. An attractive solution to reduce the cost of the test consists in moving some or all the tester functions onto the chip itself. The objective of the work presented in this thesis is the design and the development of architectures for histogram-based ADC Built-In-Self-Test (BIST). The straightforward implementation of the histogram test technique requires a significant silicon area overhead. In order to reduce this area, we propose original solutions based on the time decomposition of the histogram-based test. With this approach and simplifications of calculations, we can reduce the required hardware resources (memories, calculation). Finally, to make this BIST structure complete, we design an original architecture of ramp and triangular-wave generator. These generators use a corrective scheme to generate an accurate signal which is insensitive to the process variations. Furthermore they exhibit a very low area overhead.Directeur(s) de thèse : BERTRAND Y. Président du jury : AUVERGNE D. Rapporteur(s) : KAISER A.;OSSEIRAN A. Examinateur(s) : FOUILLAT P.;AZAIS F.;RENOVELL M. Date de soutenance : 13/04/2001 Test Intégré pour Convertisseurs Analogique/Numérique [texte imprimé] / S. BERNARD, Auteur . - 2001.
Langues : Français (fre)
Tags : CIRCUIT INTEGRE CIRCUITS MIXTES CONVERTISSEURS ANALOGIQUE/NUMERIQUE GENERATEUR DE RAMPE GENERATEUR DE SIGNAUX TRIANGULAIRES TEST TEST INTEGRE GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL Index. décimale : THE Thèses de doctorat Résumé : Les circuits intégrés mixtes développés pour les nouvelles applications multimédias et télécommunications sont constitués de blocs analogiques et de blocs numériques. Le coût du test de ces circuits mixtes est un facteur critique pour leur prix de revient. En particulier, en production industrielle, les Convertisseurs Analogique/Numérique (CAN) sont testés en mode fonctionnel (histogramme, FFT) en utilisant des ressources de test externes extrêmement coûteuses. Dans ce contexte, une solution attractive pour réduire le coût du test consiste à intégrer directement sur la puce tout ou une partie des ressources nécessaires au test. L'objectif des travaux présentés dans cette thèse est donc la conception et le développement de structures d'auto-test intégré (BIST) permettant le test par histogramme des CAN. L'implantation directe sur silicium de cette technique de test ne serait pas possible car elle nécessiterait un surcoût de silicium important. Pour rendre cette intégration viable nous avons donc été amenés à envisager des solutions originales basées sur la décomposition et l'analyse par histogramme. Cette approche, associée à la mise en place d'un certain nombre de simplifications des calculs d'extraction nous a permis de réduire considérablement les ressources matérielles (mémoires, module de calcul) à intégrer. Enfin, pour compléter cette structure BIST, nous avons conçu une architecture originale de générateur de rampe et de générateur de signaux triangulaires. Ces générateurs utilisent un système d'auto-calibration qui leur permet de générer un signal précis et insensible aux variations des paramètres technologiques tout en impliquant une surface de silicium minimale.
The mixed-signal circuits developed for the new multimedia applications include analog blocks and digital blocks. In an industrial context, the Analog-to-Digital Converters (ADC) are tested with a functional approach (histogram, FFT) by using expensive external test equipment. An attractive solution to reduce the cost of the test consists in moving some or all the tester functions onto the chip itself. The objective of the work presented in this thesis is the design and the development of architectures for histogram-based ADC Built-In-Self-Test (BIST). The straightforward implementation of the histogram test technique requires a significant silicon area overhead. In order to reduce this area, we propose original solutions based on the time decomposition of the histogram-based test. With this approach and simplifications of calculations, we can reduce the required hardware resources (memories, calculation). Finally, to make this BIST structure complete, we design an original architecture of ramp and triangular-wave generator. These generators use a corrective scheme to generate an accurate signal which is insensitive to the process variations. Furthermore they exhibit a very low area overhead.Directeur(s) de thèse : BERTRAND Y. Président du jury : AUVERGNE D. Rapporteur(s) : KAISER A.;OSSEIRAN A. Examinateur(s) : FOUILLAT P.;AZAIS F.;RENOVELL M. Date de soutenance : 13/04/2001 Réservation
Réserver ce document
Exemplaires
Cote Support Localisation Section Notes Disponibilité THE-01 / 7457 Papier THESES NON CLASSES Disponible Documents numériques
Fichier (PDF)URL
