A partir de cette page vous pouvez :
| Retourner au premier écran avec les dernières notices... |
Résultat de la recherche
5 résultat(s) recherche sur le tag 'traitement du signal'
Affiner la recherche Interroger des sources externesTemps-Fréquence (2ème Edition Revue et Corrigée) / P. FLANDRIN
Titre : Temps-Fréquence (2ème Edition Revue et Corrigée) Type de document : texte imprimé Auteurs : P. FLANDRIN, Auteur Editeur : Hermès Sciences Année de publication : 1998 Importance : 396 p. ISBN/ISSN/EAN : 2-86601-700-5 Langues : Inconnue (und) Tags : TRAITEMENT DU SIGNAL Index. décimale : G3 G3 - Traitement du signal Temps-Fréquence (2ème Edition Revue et Corrigée) [texte imprimé] / P. FLANDRIN, Auteur . - [S.l.] : Hermès Sciences, 1998 . - 396 p.
ISBN : 2-86601-700-5
Langues : Inconnue (und)
Tags : TRAITEMENT DU SIGNAL Index. décimale : G3 G3 - Traitement du signal Réservation
Réserver ce document
Exemplaires
Cote Support Localisation Section Notes Disponibilité G3 / 7303 Papier OUVRAGES GENERALITES Emprunté par: Thierry Gil
Sorti jusqu'au 01/09/2011
Titre : Advanced Statistical Steganalysis Type de document : texte imprimé Auteurs : Rainer Böhme, Auteur Editeur : Springer Année de publication : 2010 Importance : 285 p. ISBN/ISSN/EAN : 978-3-642-14312-0 Langues : Anglais (eng) Tags : Stéganographie Stéganalyse Dissimulation de Données Théorie de l'Information Probabilité/Statistique Traitement du Signal Index. décimale : G3 G3 - Traitement du signal Advanced Statistical Steganalysis [texte imprimé] / Rainer Böhme, Auteur . - [S.l.] : Springer, 2010 . - 285 p.
ISBN : 978-3-642-14312-0
Langues : Anglais (eng)
Tags : Stéganographie Stéganalyse Dissimulation de Données Théorie de l'Information Probabilité/Statistique Traitement du Signal Index. décimale : G3 G3 - Traitement du signal Réservation
Réserver ce document
Exemplaires
Cote Support Localisation Section Notes Disponibilité G3 / 15272 Papier OUVRAGES GENERALITES Emprunté par: Marc Chaumont
Sorti jusqu'au 07/02/2013
Titre : Architectures des Accélérateurs de Traitement Flexibles pour les Systèmes sur Puce Type de document : texte imprimé Auteurs : P. BENOIT, Auteur Année de publication : 2004 Langues : Français (fre) Tags : SYSTEMES SUR PUCE MICROPROCESSEUR DSP ARCHITECTURE RECONFIGURABLE GRANULARITE TRAITEMENT DU SIGNAL TRAITEMENT D'IMAGES ADEQUATION ALGORITHME ARCHITECTURE METRIQUES PARALLELISME MULTIPLEXAGE MATERIEL SYSTEMES SUR PUCE MICROPROCESSEUR DSP ARCHITECTURE RECONFIGURABLE GRANULARITE TRAITEMENT DU SIGNAL ET DES IMAGES ADEQUATION ALGORITHME ARCHITECTURE METRIQUES PARALLELISME MULTIPLEXAGE MATERIEL SYSTEMS ON CHIP MICROPROCESSOR DSP RECONFIGURABLE ARCHITECTURES GRANULARITY DIGITAL SIGNAL AND IMAGE PROCESSING ALGORITHM ARCHITECTURE MAPPING METRICS PARALLELISM DYNAMIC HARDWARE MULTIPLEXING - ROBERT MICHEL PROFESSEUR D'UNIVERSITE UNIVERSITE MONTPELLIER II - SASSATELLI GILLES CHARGE DE RECHERCHE UNIVERSITE MONTPELLIER II - DEMIGNY DIDIER PROFESSEUR D'UNIVERSITE IUT DE LANNION - GARDA PATRICK PROFESSEUR D'UNIVERSITE UNIVERSITE PIERRE ET MARIE CURIE PARIS - SENTIEYS OLIVIER PROFESSEUR D'UNIVERSITE ENSSAT LANNION - CAMBON GASTON PROFESSEUR D'UNIVERSITE UNIVERSITE MONTPELLIER II - TORRES LIONEL MAITRE DE CONFERENCES UNIVERSITE MONTPELLIER II GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL Index. décimale : THE Thèses de doctorat Résumé : Les systèmes sur puce intègrent sur un même substrat de silicium l'ensemble des organes nécessaires à la prise en charge des différentes fonctionnalités du système. Pour la partie dédiée aux traitements numériques, le microprocesseur central est souvent déchargé des applications critiques (traitement du signal et des images en général) par un accélérateur de traitement. C'est par rapport à l'architecture du coprocesseur que se pose la problématique de cette thèse. En effet, de nombreuses approches sont possibles pour ce dernier, et vouloir les comparer s'avère être une tâche complexe. Après avoir fait un état de l'art des différentes solutions architecturales de traitement flexibles, nous proposons un ensemble de métriques dans une optique de caractérisation. Nous illustrons alors notre méthode par la caractérisation et la comparaison d'architectures représentatives de l'état de l'art. Nous montrons que c'est par une exploitation efficace du parallélisme que les coprocesseurs peuvent améliorer significativement leurs performances. Or, malgré de réelles aptitudes, les accélérateurs ne sont pas toujours capables de tirer parti de ce potentiel. C'est pour cela que nous proposons une méthode générale de multiplexage matériel, qui permet d'améliorer les performances par l'exploitation du parallélisme dynamique (boucle et tâches). Par son application à un cas concret, un système baptisé Saturne, nous prouvons que par l'adjonction d'un contrôleur dédié au multiplexage matériel, les performances de l'accélérateur sont quasiment doublées, et ce avec un faible surcoût matériel.
The systems -on-chip integrate on a same silicon die the whole set of cores necessary to handle the various functionalities of the system. For the digital processing part, the central microprocessor is often discharged from the time consuming applications (generally, digital signal processing applications) by a processing accelerator. The thesis problematic stands-on the architecture of this coprocessor. Indeed, many approaches are possible for it, and comparing them is proved to be a complex task. After a state of the art of the various architectural solutions for flexible processing, we propose a whole set of metrics with a perspective of characterization. Then, we illustrate our method by the characterization and the comparison of architectures representative of the state of the art. We show that it is by an effective exploitation of parallelism that the coprocessors can improve significantly their performances. However, in spite of real aptitudes, the accelerators are not always able to benefit from this potential. From this observation, we propose a general method based on hardware multiplexing, allowing effective loop and task parallelism exploitation. By its application to a concrete case, a system named Saturn, we prove that by the addition of a controller dedicated to the hardware multiplexing, the performances of the accelerator are almost doubled, without hardware overcost.Note de contenu : Situation Post-doc : Université de Karlsruhe (Allemagne) Directeur(s) de thèse : ROBERT M. Président du jury : CAMBON G. Rapporteur(s) : GARDA P.;DEMIGNY D. Examinateur(s) : SENTIEYS O.;SASSATELLI G. Invité(s) : TORRES L. Date de soutenance : 11/10/2004 Architectures des Accélérateurs de Traitement Flexibles pour les Systèmes sur Puce [texte imprimé] / P. BENOIT, Auteur . - 2004.
Langues : Français (fre)
Tags : SYSTEMES SUR PUCE MICROPROCESSEUR DSP ARCHITECTURE RECONFIGURABLE GRANULARITE TRAITEMENT DU SIGNAL TRAITEMENT D'IMAGES ADEQUATION ALGORITHME ARCHITECTURE METRIQUES PARALLELISME MULTIPLEXAGE MATERIEL SYSTEMES SUR PUCE MICROPROCESSEUR DSP ARCHITECTURE RECONFIGURABLE GRANULARITE TRAITEMENT DU SIGNAL ET DES IMAGES ADEQUATION ALGORITHME ARCHITECTURE METRIQUES PARALLELISME MULTIPLEXAGE MATERIEL SYSTEMS ON CHIP MICROPROCESSOR DSP RECONFIGURABLE ARCHITECTURES GRANULARITY DIGITAL SIGNAL AND IMAGE PROCESSING ALGORITHM ARCHITECTURE MAPPING METRICS PARALLELISM DYNAMIC HARDWARE MULTIPLEXING - ROBERT MICHEL PROFESSEUR D'UNIVERSITE UNIVERSITE MONTPELLIER II - SASSATELLI GILLES CHARGE DE RECHERCHE UNIVERSITE MONTPELLIER II - DEMIGNY DIDIER PROFESSEUR D'UNIVERSITE IUT DE LANNION - GARDA PATRICK PROFESSEUR D'UNIVERSITE UNIVERSITE PIERRE ET MARIE CURIE PARIS - SENTIEYS OLIVIER PROFESSEUR D'UNIVERSITE ENSSAT LANNION - CAMBON GASTON PROFESSEUR D'UNIVERSITE UNIVERSITE MONTPELLIER II - TORRES LIONEL MAITRE DE CONFERENCES UNIVERSITE MONTPELLIER II GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL Index. décimale : THE Thèses de doctorat Résumé : Les systèmes sur puce intègrent sur un même substrat de silicium l'ensemble des organes nécessaires à la prise en charge des différentes fonctionnalités du système. Pour la partie dédiée aux traitements numériques, le microprocesseur central est souvent déchargé des applications critiques (traitement du signal et des images en général) par un accélérateur de traitement. C'est par rapport à l'architecture du coprocesseur que se pose la problématique de cette thèse. En effet, de nombreuses approches sont possibles pour ce dernier, et vouloir les comparer s'avère être une tâche complexe. Après avoir fait un état de l'art des différentes solutions architecturales de traitement flexibles, nous proposons un ensemble de métriques dans une optique de caractérisation. Nous illustrons alors notre méthode par la caractérisation et la comparaison d'architectures représentatives de l'état de l'art. Nous montrons que c'est par une exploitation efficace du parallélisme que les coprocesseurs peuvent améliorer significativement leurs performances. Or, malgré de réelles aptitudes, les accélérateurs ne sont pas toujours capables de tirer parti de ce potentiel. C'est pour cela que nous proposons une méthode générale de multiplexage matériel, qui permet d'améliorer les performances par l'exploitation du parallélisme dynamique (boucle et tâches). Par son application à un cas concret, un système baptisé Saturne, nous prouvons que par l'adjonction d'un contrôleur dédié au multiplexage matériel, les performances de l'accélérateur sont quasiment doublées, et ce avec un faible surcoût matériel.
The systems -on-chip integrate on a same silicon die the whole set of cores necessary to handle the various functionalities of the system. For the digital processing part, the central microprocessor is often discharged from the time consuming applications (generally, digital signal processing applications) by a processing accelerator. The thesis problematic stands-on the architecture of this coprocessor. Indeed, many approaches are possible for it, and comparing them is proved to be a complex task. After a state of the art of the various architectural solutions for flexible processing, we propose a whole set of metrics with a perspective of characterization. Then, we illustrate our method by the characterization and the comparison of architectures representative of the state of the art. We show that it is by an effective exploitation of parallelism that the coprocessors can improve significantly their performances. However, in spite of real aptitudes, the accelerators are not always able to benefit from this potential. From this observation, we propose a general method based on hardware multiplexing, allowing effective loop and task parallelism exploitation. By its application to a concrete case, a system named Saturn, we prove that by the addition of a controller dedicated to the hardware multiplexing, the performances of the accelerator are almost doubled, without hardware overcost.Note de contenu : Situation Post-doc : Université de Karlsruhe (Allemagne) Directeur(s) de thèse : ROBERT M. Président du jury : CAMBON G. Rapporteur(s) : GARDA P.;DEMIGNY D. Examinateur(s) : SENTIEYS O.;SASSATELLI G. Invité(s) : TORRES L. Date de soutenance : 11/10/2004 Réservation
Réserver ce document
Exemplaires
Cote Support Localisation Section Notes Disponibilité THE-04 / 11443 Papier THESES NON CLASSES Disponible Documents numériques
Fichier (PDF)URL
Titre : Architectures Reconfigurables Dynamiquement pour les Systèmes sur Puce Type de document : texte imprimé Auteurs : G. SASSATELLI, Auteur Année de publication : 2002 Langues : Français (fre) Tags : SYSTEMES SUR PUCE ARCHITECTURE RECONFIGURABLE FPGA SYSTEME SUR PUCE ARCHITECTURE RECONFIGURABLES FPGAS RECONFIGURATION DYNAMIQUE VON NEUMANN MULTIMEDIA TRAITEMENT DU SIGNAL SYSTOLIC RING SYSTEM ON CHIP RECONFIGURABLE ARCHITECTURE FPGAS DYNAMICAL RECONFIGURATION VON NEUMANN MULTIMEDIA DIGITAL SIGNAL PROCESSING SYSTOLIC RING GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL Index. décimale : THE Thèses de doctorat Résumé : L'avènement récent de réseaux de télécommunications à hauts débits (Internet, UMTS) joint à l'explosion du marché des technologies de l'information pose aujourd'hui des contraintes sans précédentes sur la conception d'architectures dédiées au traitement numérique du signal. Le niveau de performances requis, les impératifs en termes de coûts et consommation font qu'il n'est plus aujourd'hui envisageable d'avoir recours à des architectures exclusivement basées sur des microprocesseurs. En effet, le paradigme de Von Neumann interdit toute forme d'exécution concurrente et limite donc de ce fait les performances envisageable lors de l'exécution d'algorithmes. Dans un contexte de système sur puce (SoC : System on Chip), les architectures reconfigurables proposent un compromis intéressant entre performances de la logique câblée et flexibilité des microprocesseurs ; il se prêtent donc bien à la réalisation d'accélérateurs prenant en charge le traitement des parties chronophages des algorithmes considérés. Ce mémoire expose un état de l'art des solutions dédiées au traitement numérique du signal et propose une architecture reconfigurable dynamiquement solutionnant les limitations intrinsèques des architectures reconfigurables classiques tels que les FPGAs (Field Programmable Gate Array). La structure proposée est détaillée, validée sur des algorithmes (multimédia) puis évaluée dans un contexte de système sur puce.
New high data bandwidth wireless networks will soon allow the emergence of multimedia oriented applications on embedded devices such as PDAs (Pocket Data Assistants). Microprocessors are today getting more and more inefficient for a growing range of applications. Its principles -The Von Neumann paradig- based on the sequential execution of algorithms will no longer be able to cope with the kind of highly computing intensive applications of multimedia world, especially in a strongly cost and power-constrained context. Design reuse offers a solution: a wide range of IP (Intellectual Property) cores are available to SoCs (System-on-Chip) designers, but each one of these is usually dedicated to a given algorithm, thus providing a very low level of flexibility. Thanks to their high level of flexibility structurally programmable architectures are potentially interesting candidates to overcome classical CPUs limitations. Based on a parallel execution model, we present in this thesis a new dynamically reconfigurable architecture dedicated to dataflow oriented applications acceleration. Principles, realizations and comparative results in a SoC context will be exposed for some classical multimedia algorithms, targeted on different architectures.Directeur(s) de thèse : CAMBON G. Président du jury : GREINER A. Rapporteur(s) : DEMIGNY D. Examinateur(s) : GLESNER M.;PAINDAVOINE M. Date de soutenance : 04/04/2002 Architectures Reconfigurables Dynamiquement pour les Systèmes sur Puce [texte imprimé] / G. SASSATELLI, Auteur . - 2002.
Langues : Français (fre)
Tags : SYSTEMES SUR PUCE ARCHITECTURE RECONFIGURABLE FPGA SYSTEME SUR PUCE ARCHITECTURE RECONFIGURABLES FPGAS RECONFIGURATION DYNAMIQUE VON NEUMANN MULTIMEDIA TRAITEMENT DU SIGNAL SYSTOLIC RING SYSTEM ON CHIP RECONFIGURABLE ARCHITECTURE FPGAS DYNAMICAL RECONFIGURATION VON NEUMANN MULTIMEDIA DIGITAL SIGNAL PROCESSING SYSTOLIC RING GENIE INFORMATIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL Index. décimale : THE Thèses de doctorat Résumé : L'avènement récent de réseaux de télécommunications à hauts débits (Internet, UMTS) joint à l'explosion du marché des technologies de l'information pose aujourd'hui des contraintes sans précédentes sur la conception d'architectures dédiées au traitement numérique du signal. Le niveau de performances requis, les impératifs en termes de coûts et consommation font qu'il n'est plus aujourd'hui envisageable d'avoir recours à des architectures exclusivement basées sur des microprocesseurs. En effet, le paradigme de Von Neumann interdit toute forme d'exécution concurrente et limite donc de ce fait les performances envisageable lors de l'exécution d'algorithmes. Dans un contexte de système sur puce (SoC : System on Chip), les architectures reconfigurables proposent un compromis intéressant entre performances de la logique câblée et flexibilité des microprocesseurs ; il se prêtent donc bien à la réalisation d'accélérateurs prenant en charge le traitement des parties chronophages des algorithmes considérés. Ce mémoire expose un état de l'art des solutions dédiées au traitement numérique du signal et propose une architecture reconfigurable dynamiquement solutionnant les limitations intrinsèques des architectures reconfigurables classiques tels que les FPGAs (Field Programmable Gate Array). La structure proposée est détaillée, validée sur des algorithmes (multimédia) puis évaluée dans un contexte de système sur puce.
New high data bandwidth wireless networks will soon allow the emergence of multimedia oriented applications on embedded devices such as PDAs (Pocket Data Assistants). Microprocessors are today getting more and more inefficient for a growing range of applications. Its principles -The Von Neumann paradig- based on the sequential execution of algorithms will no longer be able to cope with the kind of highly computing intensive applications of multimedia world, especially in a strongly cost and power-constrained context. Design reuse offers a solution: a wide range of IP (Intellectual Property) cores are available to SoCs (System-on-Chip) designers, but each one of these is usually dedicated to a given algorithm, thus providing a very low level of flexibility. Thanks to their high level of flexibility structurally programmable architectures are potentially interesting candidates to overcome classical CPUs limitations. Based on a parallel execution model, we present in this thesis a new dynamically reconfigurable architecture dedicated to dataflow oriented applications acceleration. Principles, realizations and comparative results in a SoC context will be exposed for some classical multimedia algorithms, targeted on different architectures.Directeur(s) de thèse : CAMBON G. Président du jury : GREINER A. Rapporteur(s) : DEMIGNY D. Examinateur(s) : GLESNER M.;PAINDAVOINE M. Date de soutenance : 04/04/2002 Réservation
Réserver ce document
Exemplaires
Cote Support Localisation Section Notes Disponibilité THE-02 / 7430 Papier THESES NON CLASSES Disponible
Titre : Digital Image Forensics: There is More to a Picture than Meets the Eye Type de document : texte imprimé Auteurs : Husrev Taha Sencar, Auteur Editeur : Nasir Memon Année de publication : 2012 ISBN/ISSN/EAN : 978-1-461-40756-0 Langues : Anglais (eng) Tags : Traitement de l'image criminalistique(Forensic)d'image modélisation de l'image traitement du signal authentification d'images Index. décimale : I1 I1 - Informatique Théorique Résumé : Photographic imagery has come a long way from the pinhole cameras of the nineteenth century. Digital imagery, and its applications, develops in tandem with contemporary society’s sophisticated literacy of this subtle medium. This book examines the ways in which digital images have become ever more ubiquitous as legal and medical evidence, just as they have become our primary source of news and have replaced paper-based financial documentation. Crucially, the contributions also analyze the very profound problems which have arisen alongside the digital image, issues of veracity and progeny that demand systematic and detailed response: It looks real, but is it? What camera captured it? Has it been doctored or subtly altered? Attempting to provide answers to these slippery issues, the book covers how digital images are created, processed and stored before moving on to set out the latest techniques for forensically examining images, and finally addressing practical issues such as courtroom admissibility. In an environment where even novice users can alter digital media, this authoritative publication will do much so stabilize public trust in these real, yet vastly flexible, images of the world around us. Digital Image Forensics: There is More to a Picture than Meets the Eye [texte imprimé] / Husrev Taha Sencar, Auteur . - [S.l.] : Nasir Memon, 2012.
ISBN : 978-1-461-40756-0
Langues : Anglais (eng)
Tags : Traitement de l'image criminalistique(Forensic)d'image modélisation de l'image traitement du signal authentification d'images Index. décimale : I1 I1 - Informatique Théorique Résumé : Photographic imagery has come a long way from the pinhole cameras of the nineteenth century. Digital imagery, and its applications, develops in tandem with contemporary society’s sophisticated literacy of this subtle medium. This book examines the ways in which digital images have become ever more ubiquitous as legal and medical evidence, just as they have become our primary source of news and have replaced paper-based financial documentation. Crucially, the contributions also analyze the very profound problems which have arisen alongside the digital image, issues of veracity and progeny that demand systematic and detailed response: It looks real, but is it? What camera captured it? Has it been doctored or subtly altered? Attempting to provide answers to these slippery issues, the book covers how digital images are created, processed and stored before moving on to set out the latest techniques for forensically examining images, and finally addressing practical issues such as courtroom admissibility. In an environment where even novice users can alter digital media, this authoritative publication will do much so stabilize public trust in these real, yet vastly flexible, images of the world around us. Réservation
Réserver ce document
Exemplaires
Cote Support Localisation Section Notes Disponibilité I1 / 15364 Papier OUVRAGES INFORMATIQUE Emprunté par: Marc Chaumont
Sorti jusqu'au 19/12/2013
