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Méthode hiérarchique de calcul de la longueur de test aléatoire de circuits VLSI et analyse de testabilité / G. MASSEBOEUF

Public ISBD Titre : Méthode hiérarchique de calcul de la longueur de test aléatoire de circuits VLSI et analyse de testabilité Type de document : texte imprimé Auteurs : G. MASSEBOEUF, Auteur Année de publication : 1995 Langues : Français (fre) Tags : CONCEPTION DE CIRCUITS DIGITAUX  TEST INTEGRE  TEST PSEUDO-ALEATOIRE  LONGUEUR DE TEST  TRANSPARENCES  NIVEAU RTL  SIMULATION SYMBOLIQUE  PRODUCTIQUE : AUTOMATIQUE ET INFORMATIQUE INDUSTRIELLE Index. décimale : THE Thèses de doctorat Président du jury : DION J.M. Rapporteur(s) : THEVENOD P.;LANDRAULT C. Examinateur(s) : DAVID R.;LARDY J.L.;PULOU J. Date de soutenance : 10/04/1995 Méthode hiérarchique de calcul de la longueur de test aléatoire de circuits VLSI et analyse de testabilité [texte imprimé] / G. MASSEBOEUF, Auteur . - 1995. Langues : Français (fre) Tags : CONCEPTION DE CIRCUITS DIGITAUX  TEST INTEGRE  TEST PSEUDO-ALEATOIRE  LONGUEUR DE TEST  TRANSPARENCES  NIVEAU RTL  SIMULATION SYMBOLIQUE  PRODUCTIQUE : AUTOMATIQUE ET INFORMATIQUE INDUSTRIELLE Index. décimale : THE Thèses de doctorat Président du jury : DION J.M. Rapporteur(s) : THEVENOD P.;LANDRAULT C. Examinateur(s) : DAVID R.;LARDY J.L.;PULOU J. Date de soutenance : 10/04/1995

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Cote	Support	Localisation	Section	Notes	Disponibilité
THE-95 / 5368	Papier	THESES	NON CLASSES		Disponible