MICRO-ELECTRONIQUE

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Habilitation à diriger des Recherches

Thèses de doctorat

Adéquation Algorithme-Architecture pour le Traitement Multimédia Embarqué / S. ROUX 

Public ISBD Titre : Adéquation Algorithme-Architecture pour le Traitement Multimédia Embarqué Type de document : texte imprimé Auteurs : S. ROUX, Auteur Année de publication : 2002 Langues : Français (fre) Index. décimale : THE Thèses de doctorat Date de soutenance : 22/01/2002 Adéquation Algorithme-Architecture pour le Traitement Multimédia Embarqué [texte imprimé] / S. ROUX, Auteur . - 2002. Langues : Français (fre) Index. décimale : THE Thèses de doctorat Date de soutenance : 22/01/2002

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THE-02 / 7249	Papier	THESES	MICRO-ELECTRONIQUE		Emprunté par: Pascal Benoit Sorti jusqu'au 01/09/2011

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Algorithmes de Testabilité basés sur la Description à Deux-niveaux "Groupe-E-Concurrente" des Fonctions Logiques / M. BOUDJIT

Public ISBD Titre : Algorithmes de Testabilité basés sur la Description à Deux-niveaux "Groupe-E-Concurrente" des Fonctions Logiques Type de document : texte imprimé Auteurs : M. BOUDJIT, Auteur Année de publication : 1995 Langues : Français (fre) Tags : CIRCUITS AUTO-CONTROLABLES  CIRCUITS FORTEMENT SURS EN PRESENCE DE DEFAUTS  CONTROLEURS  GVT  JUSTIFICATION  PROPAGATION D'ERREUR Index. décimale : THE Thèses de doctorat Président du jury : LANDRAULT C. Rapporteur(s) : PRINETTO P.;BOUVIER G. Examinateur(s) : NICOLAIDIS M. Date de soutenance : 19/05/1995 Algorithmes de Testabilité basés sur la Description à Deux-niveaux "Groupe-E-Concurrente" des Fonctions Logiques [texte imprimé] / M. BOUDJIT, Auteur . - 1995. Langues : Français (fre) Tags : CIRCUITS AUTO-CONTROLABLES  CIRCUITS FORTEMENT SURS EN PRESENCE DE DEFAUTS  CONTROLEURS  GVT  JUSTIFICATION  PROPAGATION D'ERREUR Index. décimale : THE Thèses de doctorat Président du jury : LANDRAULT C. Rapporteur(s) : PRINETTO P.;BOUVIER G. Examinateur(s) : NICOLAIDIS M. Date de soutenance : 19/05/1995

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THE-95 / 5411	Papier	THESES	MICRO-ELECTRONIQUE		Disponible

An Integrated System-Level Design for Testability Methodology / E. LARSSON

Public ISBD Titre : An Integrated System-Level Design for Testability Methodology Type de document : texte imprimé Auteurs : E. LARSSON, Auteur Année de publication : 2000 Langues : Français (fre) Index. décimale : THE Thèses de doctorat Date de soutenance : 15/01/2000 An Integrated System-Level Design for Testability Methodology [texte imprimé] / E. LARSSON, Auteur . - 2000. Langues : Français (fre) Index. décimale : THE Thèses de doctorat Date de soutenance : 15/01/2000

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THE-00 / 6905	Papier	THESES	MICRO-ELECTRONIQUE		Disponible

Analyse de Défaillances de Circuits Intégrés VLSI par Testeur à Faisceau d'Electrons / D. SAVART

Public ISBD Titre : Analyse de Défaillances de Circuits Intégrés VLSI par Testeur à Faisceau d'Electrons Type de document : texte imprimé Auteurs : D. SAVART, Auteur Année de publication : 1990 Langues : Français (fre) Tags : MICROSCOPIE  TEST  CIRCUIT  V.L.S.I.  ANALYSE DE DEFAILLANCES  CIRCUITS INTEGRES  TEST SANS CONTACT  TEST PAR FAISCEAU D'ELECTRONS  TRAITEMENT D'IMAGES Index. décimale : THE Thèses de doctorat Note de contenu : LAMM 90093 Président du jury : GENTIL P. Rapporteur(s) : COLLIN J.P.;COURTOIS B.;PISTOULET B.;VERNAY Y.J. Date de soutenance : 27/06/1990 Analyse de Défaillances de Circuits Intégrés VLSI par Testeur à Faisceau d'Electrons [texte imprimé] / D. SAVART, Auteur . - 1990. Langues : Français (fre) Tags : MICROSCOPIE  TEST  CIRCUIT  V.L.S.I.  ANALYSE DE DEFAILLANCES  CIRCUITS INTEGRES  TEST SANS CONTACT  TEST PAR FAISCEAU D'ELECTRONS  TRAITEMENT D'IMAGES Index. décimale : THE Thèses de doctorat Note de contenu : LAMM 90093 Président du jury : GENTIL P. Rapporteur(s) : COLLIN J.P.;COURTOIS B.;PISTOULET B.;VERNAY Y.J. Date de soutenance : 27/06/1990

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THE-90 / 3444	Papier	THESES	MICRO-ELECTRONIQUE		Disponible

L'analyse statistique de l'impact des variations locales sur les courses à signaux dans une mémoire SRAM embarquée / Michael KELVYN YAP SAN MIN

Public ISBD Titre : L'analyse statistique de l'impact des variations locales sur les courses à signaux dans une mémoire SRAM embarquée Type de document : texte imprimé Auteurs : Michael KELVYN YAP SAN MIN, Auteur Année de publication : 2008 Langues : Français (fre) Tags : SRAM Index. décimale : THE Thèses de doctorat Directeur(s) de thèse : ROBERT M. Président du jury : PRAVOSSOUDOVITCH S. Rapporteur(s) : LEVEUGLE R.;PORTAL J.M. Examinateur(s) : MAURINE P.;BASTIAN M.;CHANUSSOT C. Date de soutenance : 21/01/2008 L'analyse statistique de l'impact des variations locales sur les courses à signaux dans une mémoire SRAM embarquée [texte imprimé] / Michael KELVYN YAP SAN MIN, Auteur . - 2008. Langues : Français (fre) Tags : SRAM Index. décimale : THE Thèses de doctorat Directeur(s) de thèse : ROBERT M. Président du jury : PRAVOSSOUDOVITCH S. Rapporteur(s) : LEVEUGLE R.;PORTAL J.M. Examinateur(s) : MAURINE P.;BASTIAN M.;CHANUSSOT C. Date de soutenance : 21/01/2008

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THE-08 / 13454	Papier	THESES	MICRO-ELECTRONIQUE		Disponible

Approche à base de Logique Floue pour le Test et le Diagnostic des Circuits Analogiques / Firas MOHAMED

Public ISBD Titre : Approche à base de Logique Floue pour le Test et le Diagnostic des Circuits Analogiques Type de document : texte imprimé Auteurs : Firas MOHAMED, Auteur Année de publication : 1997 Langues : Français (fre) Index. décimale : THE Thèses de doctorat Président du jury : GENTIL P. Rapporteur(s) : LANDRAULT C.;OSSEIRAN A. Examinateur(s) : COURTOIS B.;DERIEUX A.;MARZOUKI M. Date de soutenance : 03/07/1997 Approche à base de Logique Floue pour le Test et le Diagnostic des Circuits Analogiques [texte imprimé] / Firas MOHAMED, Auteur . - 1997. Langues : Français (fre) Index. décimale : THE Thèses de doctorat Président du jury : GENTIL P. Rapporteur(s) : LANDRAULT C.;OSSEIRAN A. Examinateur(s) : COURTOIS B.;DERIEUX A.;MARZOUKI M. Date de soutenance : 03/07/1997

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THE-97 / 6071	Papier	THESES	MICRO-ELECTRONIQUE		Disponible

Architecture et Validation Comportementale en VHDL d'un Calculateur Parallèle Dédié à la Vision / T. COLLETTE

Public ISBD Titre : Architecture et Validation Comportementale en VHDL d'un Calculateur Parallèle Dédié à la Vision Type de document : texte imprimé Auteurs : T. COLLETTE, Auteur Année de publication : 1992 Langues : Français (fre) Tags : V.L.S.I.  SIMULATION  ARCHITECTURE  VISION  TRAITEMENT D'IMAGES DE MOYEN NIVEAU  PARALLELISME  RESEAU MULTIPROCESSEUR  SIMULATION COMPORTEMENTALE  CONCEPTION ELECTRONIQUE  SIMD  VHDL  SYMPATI Index. décimale : THE Thèses de doctorat Note de contenu : LAMM 92031 Président du jury : BASILLE J.L. Rapporteur(s) : GALLICE J.;LANDRAULT C. Examinateur(s) : COURTOIS B.;GUYOT A.;JUVIN D.;KAISER J. Date de soutenance : 14/09/1992 Architecture et Validation Comportementale en VHDL d'un Calculateur Parallèle Dédié à la Vision [texte imprimé] / T. COLLETTE, Auteur . - 1992. Langues : Français (fre) Tags : V.L.S.I.  SIMULATION  ARCHITECTURE  VISION  TRAITEMENT D'IMAGES DE MOYEN NIVEAU  PARALLELISME  RESEAU MULTIPROCESSEUR  SIMULATION COMPORTEMENTALE  CONCEPTION ELECTRONIQUE  SIMD  VHDL  SYMPATI Index. décimale : THE Thèses de doctorat Note de contenu : LAMM 92031 Président du jury : BASILLE J.L. Rapporteur(s) : GALLICE J.;LANDRAULT C. Examinateur(s) : COURTOIS B.;GUYOT A.;JUVIN D.;KAISER J. Date de soutenance : 14/09/1992

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THE-92 / 3625	Papier	THESES	MICRO-ELECTRONIQUE		Disponible

Circuits Reconfigurables Robustes / J.M. DUTERTRE

Public ISBD Titre : Circuits Reconfigurables Robustes Type de document : texte imprimé Auteurs : J.M. DUTERTRE, Auteur Année de publication : 2002 Langues : Français (fre) Tags : CIRCUITS RECONFIGURABLES  FPGA  SRAM Index. décimale : THE Thèses de doctorat Résumé : Cette thèse est consacrée à l'étude de solutions de durcissement des circuits reconfigurables à base de SRAM aux effets radiatifs singuliers. Un partitionnement symbolique des FPGA en une couche de configuration et une couche opérative a permis de mettre en évidence et de hiérarchiser les erreurs d'origine radiative. C'est l'éventuelle inversion de bits de configuration qui est le principal facteur limitant l'usage des FPGA en milieu radiatif. Après avoir étudié les solutions actuellement retenues, nous présentons deux approches permettant d'assurer leur durcissement. La première approche est basée sur la restructuration des inverseurs et des éléments de mémorisation au niveau de l'agencement de leurs transistors. Elle permet de durcir efficacement la couche opérative aux effets singuliers. Elle est également adaptée au durcissement de la couche de configuration, mais au prix d'un surcoût en surface important. La deuxième approche repose sur l'utilisation d'un code détecteur et correcteur d'erreurs par test de la parité. Elle est dédiée au durcissement de la couche de configuration. Un circuit test est également présenté afin de valider expérimentalement les principes de durcissement par restructuration que nous avons utilisés. This thesis is devoted to the development of Single Event Upset hardness methodologies dedicated to SRAM based FPGA. SEU may alter the FPGA function through induced errors in the configuration memory. This is the major concern about the use of FPGA in radiation environment. Furthermore they affect the user logic in a similar way than classical integrated circuits. Thanks to restructuration of their transistors arrangement and number, we propose a new inverter and data latch architectures. It allows us to define an SEU proof architecture for user logic hardness. This method is although applicable to harden the configuration memory. However it is area consuming. So we propose a second methodology dedicated to the configuration memory. It is an Error Correction And Detection algorithm based on parity testing. Finally we present the test circuit we designed to validate the restructurating approach. Directeur(s) de thèse : ROCHE F.M. Président du jury : BERTRAND Y. Rapporteur(s) : FOUILLAT P.;NICOLAIDIS M. Examinateur(s) : CATHEBRAS G.;MICHEL J. Date de soutenance : 30/10/2002 Circuits Reconfigurables Robustes [texte imprimé] / J.M. DUTERTRE, Auteur . - 2002. Langues : Français (fre) Tags : CIRCUITS RECONFIGURABLES  FPGA  SRAM Index. décimale : THE Thèses de doctorat Résumé : Cette thèse est consacrée à l'étude de solutions de durcissement des circuits reconfigurables à base de SRAM aux effets radiatifs singuliers. Un partitionnement symbolique des FPGA en une couche de configuration et une couche opérative a permis de mettre en évidence et de hiérarchiser les erreurs d'origine radiative. C'est l'éventuelle inversion de bits de configuration qui est le principal facteur limitant l'usage des FPGA en milieu radiatif. Après avoir étudié les solutions actuellement retenues, nous présentons deux approches permettant d'assurer leur durcissement. La première approche est basée sur la restructuration des inverseurs et des éléments de mémorisation au niveau de l'agencement de leurs transistors. Elle permet de durcir efficacement la couche opérative aux effets singuliers. Elle est également adaptée au durcissement de la couche de configuration, mais au prix d'un surcoût en surface important. La deuxième approche repose sur l'utilisation d'un code détecteur et correcteur d'erreurs par test de la parité. Elle est dédiée au durcissement de la couche de configuration. Un circuit test est également présenté afin de valider expérimentalement les principes de durcissement par restructuration que nous avons utilisés. This thesis is devoted to the development of Single Event Upset hardness methodologies dedicated to SRAM based FPGA. SEU may alter the FPGA function through induced errors in the configuration memory. This is the major concern about the use of FPGA in radiation environment. Furthermore they affect the user logic in a similar way than classical integrated circuits. Thanks to restructuration of their transistors arrangement and number, we propose a new inverter and data latch architectures. It allows us to define an SEU proof architecture for user logic hardness. This method is although applicable to harden the configuration memory. However it is area consuming. So we propose a second methodology dedicated to the configuration memory. It is an Error Correction And Detection algorithm based on parity testing. Finally we present the test circuit we designed to validate the restructurating approach. Directeur(s) de thèse : ROCHE F.M. Président du jury : BERTRAND Y. Rapporteur(s) : FOUILLAT P.;NICOLAIDIS M. Examinateur(s) : CATHEBRAS G.;MICHEL J. Date de soutenance : 30/10/2002

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THE-02 / 7425	Papier	THESES	MICRO-ELECTRONIQUE		Exclu du prêt

Codage d'Automates et Théorie des Cubes Intersectants / C. DUFF

Public ISBD Titre : Codage d'Automates et Théorie des Cubes Intersectants Type de document : texte imprimé Auteurs : C. DUFF, Auteur Année de publication : 1991 Langues : Français (fre) Tags : CODE  COMBINATOIRE  V.L.S.I.  CODAGE D'AUTOMATES  CUBE INTERSECTANT Index. décimale : THE Thèses de doctorat Note de contenu : LAMM 91092 Président du jury : MOSSIERE J. Rapporteur(s) : SAUCIER G.;DE MICHELI G.;COSTES A.;BRAYTON R.;CAMPOSANO R. Date de soutenance : 01/03/1991 Codage d'Automates et Théorie des Cubes Intersectants [texte imprimé] / C. DUFF, Auteur . - 1991. Langues : Français (fre) Tags : CODE  COMBINATOIRE  V.L.S.I.  CODAGE D'AUTOMATES  CUBE INTERSECTANT Index. décimale : THE Thèses de doctorat Note de contenu : LAMM 91092 Président du jury : MOSSIERE J. Rapporteur(s) : SAUCIER G.;DE MICHELI G.;COSTES A.;BRAYTON R.;CAMPOSANO R. Date de soutenance : 01/03/1991

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THE-91 / 3574	Papier	THESES	MICRO-ELECTRONIQUE		Disponible

Conception et Réalisation d'un Processeur pour une Architecture Cellulaire Massivement Parallèle Intégrée / M. KARABERNOU

Public ISBD Titre : Conception et Réalisation d'un Processeur pour une Architecture Cellulaire Massivement Parallèle Intégrée Type de document : texte imprimé Auteurs : M. KARABERNOU, Auteur Année de publication : 1993 Langues : Français (fre) Tags : ARCHITECTURE PARALLELE  COMMUNICATION  WORMHOLE  JEU D'INSTRUCTIONS  CHEMIN DE DONNEES  CONTROLE  CIRCUIT INTEGRE VLSI  ROBOTIQUE  MOBILE  APPLICATION Index. décimale : THE Thèses de doctorat Note de contenu : LAMM 87076 Président du jury : CHIARAMELLA Y. Rapporteur(s) : GARDA P.;ROUZEYRE B.;MAZARE G.;MICHEL G.;GUYOT A. Date de soutenance : 08/07/1993 Conception et Réalisation d'un Processeur pour une Architecture Cellulaire Massivement Parallèle Intégrée [texte imprimé] / M. KARABERNOU, Auteur . - 1993. Langues : Français (fre) Tags : ARCHITECTURE PARALLELE  COMMUNICATION  WORMHOLE  JEU D'INSTRUCTIONS  CHEMIN DE DONNEES  CONTROLE  CIRCUIT INTEGRE VLSI  ROBOTIQUE  MOBILE  APPLICATION Index. décimale : THE Thèses de doctorat Note de contenu : LAMM 87076 Président du jury : CHIARAMELLA Y. Rapporteur(s) : GARDA P.;ROUZEYRE B.;MAZARE G.;MICHEL G.;GUYOT A. Date de soutenance : 08/07/1993

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THE-93 / 3121	Papier	THESES	MICRO-ELECTRONIQUE		Disponible

Contribution à la Conception, la Modélisation et la Reconfiguration des Systèmes Intégrés Logiciels/Matériels / L. TORRES

Public ISBD Titre : Contribution à la Conception, la Modélisation et la Reconfiguration des Systèmes Intégrés Logiciels/Matériels Type de document : texte imprimé Auteurs : L. TORRES, Auteur Année de publication : 2002 Langues : Français (fre) Index. décimale : HDR Habilitation à diriger des Recherches Président du jury : CAMBON G. Rapporteur(s) : AUGUIN M.;GENTIL P. Examinateur(s) : PAINDAVOINE M.;ROBERT M. Date de soutenance : 14/11/2002 Contribution à la Conception, la Modélisation et la Reconfiguration des Systèmes Intégrés Logiciels/Matériels [texte imprimé] / L. TORRES, Auteur . - 2002. Langues : Français (fre) Index. décimale : HDR Habilitation à diriger des Recherches Président du jury : CAMBON G. Rapporteur(s) : AUGUIN M.;GENTIL P. Examinateur(s) : PAINDAVOINE M.;ROBERT M. Date de soutenance : 14/11/2002

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HDR-02 / 7020	Papier	THESES	MICRO-ELECTRONIQUE		Disponible

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Contribution à la Modélisation des Fautes dans les Circuits Intégrés MOS / M. RENOVELL

Public ISBD Titre : Contribution à la Modélisation des Fautes dans les Circuits Intégrés MOS Type de document : texte imprimé Auteurs : M. RENOVELL, Auteur Année de publication : 1986 Langues : Français (fre) Tags : CIRCUIT  M.O.S.  MODELE Index. décimale : THE Thèses de doctorat Note de contenu : LAMM 86024 Date de soutenance : 02/05/1986 Contribution à la Modélisation des Fautes dans les Circuits Intégrés MOS [texte imprimé] / M. RENOVELL, Auteur . - 1986. Langues : Français (fre) Tags : CIRCUIT  M.O.S.  MODELE Index. décimale : THE Thèses de doctorat Note de contenu : LAMM 86024 Date de soutenance : 02/05/1986

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THE-86 / 2951	Non renseigné	THESES	MICRO-ELECTRONIQUE		Disponible

Contribution au Placement et à l'Interconnexion de Cellules Virtuelles pour la Synthèse Topologique de Circuits CMOS / L. PELLIER 

Public ISBD Titre : Contribution au Placement et à l'Interconnexion de Cellules Virtuelles pour la Synthèse Topologique de Circuits CMOS Type de document : texte imprimé Auteurs : L. PELLIER, Auteur Année de publication : 2003 Langues : Français (fre) Tags : BIBLIOTHEQUE VIRTUELLE  PROTOTYPAGE  MIGRATION RAPIDE  SYNTHESE DU DESSIN DES MASQUES AU NIVEAU TRANSISTOR  BIBLIOTHEQUE VIRTUELLE  OUTIL LOGICIEL DE CONCEPTION  PROTOTYPAGE  MIGRATION RAPIDE  TRANSISTOR LEVEL LAYOUT SYNTHESIS  VIRTUAL LIBRARY  CAD TOOLS  PROTOTYPING  FAST MIGRATION Index. décimale : THE Thèses de doctorat Résumé : Synthèse automatique du dessin des masques au niveau transistor Les contraintes imposées au concepteur de circuits intégrés sont de plus en plus fortes. Elles portent à la fois sur la surface, les performances temporelles et la consommation. Le concepteur est souvent amené à trouver un compromis entre ces différentes contraintes. Dans ce cadre les méthodes de conception généralement utilisées qui sont basées sur le concept de bibliothèque de cellules standards montrent certaines limites. Il est en effet de plus en plus fréquent que les cellules disponibles dans la bibliothèque soient trop génériques. Il en résulte que les blocs générés ne sont pas optimaux soit en terme de surface, de délai ou de consommation. L'approche décrite dans ce mémoire de doctorat permet de s'affranchir de l'utilisation d'une bibliothèque de cellules pré-caractérisées. Elle est basée sur le concept original de cellule virtuelle. Ce document présente plus particulièrement l'étape relative au placement et au routage de ces cellules. Une des premières conséquences de la suppression des contraintes liées au temps de développement des bibliothèques de cellules standards est de permettre la génération et l'évaluation très rapides des performances du bloc en cours de conception. De plus le grand nombre de fonctionnalités disponibles dans la bibliothèque de cellules virtuelles et la possibilité de retailler de façon continue les transistors permettent de constituer une solution aux problèmes liés à la conception de blocs optimisés dans les technologies sous-microniques actuelles. Les premières validations ont montré que le logiciel développé, appelé I2P2, afin d'implémenter ce flot de conception présente de nombreuse applications : conception de bloc d'IP, prototypage rapide et conception de circuit spécifique (circuit asynchrone). Les premiers résultats ont montré que cette approche de conception est susceptible de conduire à des gains importants en terme de surface et de consommation tout en permettant une migration rapide vers les nouvelles technologies. Automatic transistor level layout synthesis IC Designers are today facing more and more constraints. Designs need to be optimized in terms of timing, power and area. Designers often have to reach a trade-off between all these constraints. With the emergence of new technologies and the increasing complexity of designs, standard cell libraries, vastly used for years in industry, become less and less attractive. Most of the time, cells are too generic and not well suited to the block being created. As a result the final design is not well optimized in terms of timing, power and area. In this thesis, we introduce a methodology that avoids employing a standard cell library. It is based on an original concept called virtual cells. This document mainly presents the virtual cells placement and routing step. One of the main benefits of avoiding the time needed to develop a standard cell library is the possibility to quickly evaluate the performances of the currently designed circuit. Moreover, the high number of different logic functions in the virtual library and the continuous resizing capability for each transistor appear like a solution to design well optimized circuit for the new deep sub-micron technologies. First validations of this flow show that the associated software, called I2P2, enable a wide range of various applications: IP block conception, fast prototyping and specific circuit generation (such as asynchronous design). First results show that our approach may give significant benefits regarding timing, power and area and moreover to migrate quickly and easily from one technology to another. Directeur(s) de thèse : ROBERT M. Président du jury : RENAUDIN M. Rapporteur(s) : JACQUEMOD G.;AUGUIN M. Examinateur(s) : AUVERGNE D. Date de soutenance : 10/10/2003 Contribution au Placement et à l'Interconnexion de Cellules Virtuelles pour la Synthèse Topologique de Circuits CMOS [texte imprimé] / L. PELLIER, Auteur . - 2003. Langues : Français (fre) Tags : BIBLIOTHEQUE VIRTUELLE  PROTOTYPAGE  MIGRATION RAPIDE  SYNTHESE DU DESSIN DES MASQUES AU NIVEAU TRANSISTOR  BIBLIOTHEQUE VIRTUELLE  OUTIL LOGICIEL DE CONCEPTION  PROTOTYPAGE  MIGRATION RAPIDE  TRANSISTOR LEVEL LAYOUT SYNTHESIS  VIRTUAL LIBRARY  CAD TOOLS  PROTOTYPING  FAST MIGRATION Index. décimale : THE Thèses de doctorat Résumé : Synthèse automatique du dessin des masques au niveau transistor Les contraintes imposées au concepteur de circuits intégrés sont de plus en plus fortes. Elles portent à la fois sur la surface, les performances temporelles et la consommation. Le concepteur est souvent amené à trouver un compromis entre ces différentes contraintes. Dans ce cadre les méthodes de conception généralement utilisées qui sont basées sur le concept de bibliothèque de cellules standards montrent certaines limites. Il est en effet de plus en plus fréquent que les cellules disponibles dans la bibliothèque soient trop génériques. Il en résulte que les blocs générés ne sont pas optimaux soit en terme de surface, de délai ou de consommation. L'approche décrite dans ce mémoire de doctorat permet de s'affranchir de l'utilisation d'une bibliothèque de cellules pré-caractérisées. Elle est basée sur le concept original de cellule virtuelle. Ce document présente plus particulièrement l'étape relative au placement et au routage de ces cellules. Une des premières conséquences de la suppression des contraintes liées au temps de développement des bibliothèques de cellules standards est de permettre la génération et l'évaluation très rapides des performances du bloc en cours de conception. De plus le grand nombre de fonctionnalités disponibles dans la bibliothèque de cellules virtuelles et la possibilité de retailler de façon continue les transistors permettent de constituer une solution aux problèmes liés à la conception de blocs optimisés dans les technologies sous-microniques actuelles. Les premières validations ont montré que le logiciel développé, appelé I2P2, afin d'implémenter ce flot de conception présente de nombreuse applications : conception de bloc d'IP, prototypage rapide et conception de circuit spécifique (circuit asynchrone). Les premiers résultats ont montré que cette approche de conception est susceptible de conduire à des gains importants en terme de surface et de consommation tout en permettant une migration rapide vers les nouvelles technologies. Automatic transistor level layout synthesis IC Designers are today facing more and more constraints. Designs need to be optimized in terms of timing, power and area. Designers often have to reach a trade-off between all these constraints. With the emergence of new technologies and the increasing complexity of designs, standard cell libraries, vastly used for years in industry, become less and less attractive. Most of the time, cells are too generic and not well suited to the block being created. As a result the final design is not well optimized in terms of timing, power and area. In this thesis, we introduce a methodology that avoids employing a standard cell library. It is based on an original concept called virtual cells. This document mainly presents the virtual cells placement and routing step. One of the main benefits of avoiding the time needed to develop a standard cell library is the possibility to quickly evaluate the performances of the currently designed circuit. Moreover, the high number of different logic functions in the virtual library and the continuous resizing capability for each transistor appear like a solution to design well optimized circuit for the new deep sub-micron technologies. First validations of this flow show that the associated software, called I2P2, enable a wide range of various applications: IP block conception, fast prototyping and specific circuit generation (such as asynchronous design). First results show that our approach may give significant benefits regarding timing, power and area and moreover to migrate quickly and easily from one technology to another. Directeur(s) de thèse : ROBERT M. Président du jury : RENAUDIN M. Rapporteur(s) : JACQUEMOD G.;AUGUIN M. Examinateur(s) : AUVERGNE D. Date de soutenance : 10/10/2003

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THE-03 / 9868	Papier	THESES	MICRO-ELECTRONIQUE		Disponible

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Contrôle de Performance de Circuits Analogiques après la Mise en Boîtier / S. LAVILLE

Public ISBD Titre : Contrôle de Performance de Circuits Analogiques après la Mise en Boîtier Type de document : texte imprimé Auteurs : S. LAVILLE, Auteur Année de publication : 2002 Langues : Français (fre) Tags : CIRCUIT ANALOGIQUE  PERFORMANCE  PRECISION  CIRCUIT ANALOGIQUE  PERFORMANCES  PRECISION  AJUSTEMENT APRES ASSEMBLAGE  TRANSISTOR "SNAP-BACK" POST PACKAGING TRIMMING TECHNIQUE ON ANALOG CIRCUITS  ANALOG CIRCUIT  PERFORMANCES  ACCURACY  TRIMMING AFTER PACKAGING  SNAP-BACK TRANSISTOR Index. décimale : THE Thèses de doctorat Résumé : Le contrôle des performances des structures analogiques constitue un objectif de conception majeur. L'évolution des technologies et la diminution résultante des tensions d'alimentation rend ce contrôle de plus en plus délicat. L'objectif de cette thèse est de proposer un nouveau système d'ajustement des performances des circuits analogiques après la mise en boîtier sans l'utilisation de broche dédiée. Après avoir situé le travail dans son contexte, nous avons, dans le chapitre II, présenté l'état de l'art des techniques utilisées à ce jour et proposé un nouveau concept d'ajustement après la mise en boîtier. Dans le chapitre III, nous avons caractérisé un nouveau composant claquable, le transistor NMOS "snap-back". Nous avons en premier lieu défini ces modes de fonctionnement. Ensuite, la validation a été effectuée sur ce composant dans une technologie BiCMOS 0.7mm. Nous avons développé deux systèmes d'ajustement des performances adaptés aux brochages des circuits considérés. Le premier développé pour les amplificateurs opérationnels a été validé (chapitre IV). Il permet un contrôle des performances transparent pour l'utilisateur sans ajout de broche supplémentaire et ceci pour un coût de surface très faible. Le deuxième a été spécialement adapté aux références de tension qui ne disposent que de deux broches externes (chapitre V). Ces deux systèmes de contrôle des performances ont été intégrés dans ces circuits analogiques industriels, les techniques ont été validées sur testeurs industriels en mettant en évidence leur faisabilité industrielle prenant en compte la surface du dispositif et le temps de test industriel (chapitre VI). Enfin, dans le dernier chapitre, nous avons présenté la validation et la faisabilité industrielles de ces deux systèmes de contrôle des performances des circuits analogiques. Chaque technique a été validée sur testeur. Nous avons mis en évidence la faisabilité industrielle en prenant en considération la surface d'encombrement du dispositif et le temps de test global du circuit. Enfin, la fiabilité de ces systèmes a été démontrée. In view of the dramatic reduction of the integrated device dimensions and supply voltage, accuracy becomes more and more critic in the chip development loop. This reduction restricted error tolerance. The aim of this thesis is to propose a new post packaging trimming technique to control parameters on analog circuits without extra pins. After a brief presentation of the work context, we give in chapter II the art state of presents techniques and presented a new trimming technique after packaging. In chapter III, we characterise a new blowing component, the MOS snap-back transistor. In the first step, we define these operating modes. Then, the blowing component is validated in a 0.7mm BiCMOS process. In chapter IV, the op-amp integrated offset trimming technique operated after packaging is presented. The market constraints imply to supply these components at lower price and smaller package but constant pin out. More over a special inhibition circuit has been added to preserve the component from any erroneous trimming modification. This trimming architecture has been integrated to adjust the input offset voltage of a specific op-amp. This architecture incompatible to adjust voltage reference because have only two pins, is a new architecture which is developed in chapter V. Finally, in the last chapter, experimental validation of an op-amp and voltage reference integrated in a BiCMOS 0.7mm process gave evidence of the reliability and feasibility of these techniques. Directeur(s) de thèse : Auvergne D. Président du jury : Dufaza C. Rapporteur(s) : Kaiser A.;Fouillat P. Examinateur(s) : Lemaitre R.;Pontarollo S. Invité(s) : Majoux M.B. Date de soutenance : 11/10/2002 Contrôle de Performance de Circuits Analogiques après la Mise en Boîtier [texte imprimé] / S. LAVILLE, Auteur . - 2002. Langues : Français (fre) Tags : CIRCUIT ANALOGIQUE  PERFORMANCE  PRECISION  CIRCUIT ANALOGIQUE  PERFORMANCES  PRECISION  AJUSTEMENT APRES ASSEMBLAGE  TRANSISTOR "SNAP-BACK" POST PACKAGING TRIMMING TECHNIQUE ON ANALOG CIRCUITS  ANALOG CIRCUIT  PERFORMANCES  ACCURACY  TRIMMING AFTER PACKAGING  SNAP-BACK TRANSISTOR Index. décimale : THE Thèses de doctorat Résumé : Le contrôle des performances des structures analogiques constitue un objectif de conception majeur. L'évolution des technologies et la diminution résultante des tensions d'alimentation rend ce contrôle de plus en plus délicat. L'objectif de cette thèse est de proposer un nouveau système d'ajustement des performances des circuits analogiques après la mise en boîtier sans l'utilisation de broche dédiée. Après avoir situé le travail dans son contexte, nous avons, dans le chapitre II, présenté l'état de l'art des techniques utilisées à ce jour et proposé un nouveau concept d'ajustement après la mise en boîtier. Dans le chapitre III, nous avons caractérisé un nouveau composant claquable, le transistor NMOS "snap-back". Nous avons en premier lieu défini ces modes de fonctionnement. Ensuite, la validation a été effectuée sur ce composant dans une technologie BiCMOS 0.7mm. Nous avons développé deux systèmes d'ajustement des performances adaptés aux brochages des circuits considérés. Le premier développé pour les amplificateurs opérationnels a été validé (chapitre IV). Il permet un contrôle des performances transparent pour l'utilisateur sans ajout de broche supplémentaire et ceci pour un coût de surface très faible. Le deuxième a été spécialement adapté aux références de tension qui ne disposent que de deux broches externes (chapitre V). Ces deux systèmes de contrôle des performances ont été intégrés dans ces circuits analogiques industriels, les techniques ont été validées sur testeurs industriels en mettant en évidence leur faisabilité industrielle prenant en compte la surface du dispositif et le temps de test industriel (chapitre VI). Enfin, dans le dernier chapitre, nous avons présenté la validation et la faisabilité industrielles de ces deux systèmes de contrôle des performances des circuits analogiques. Chaque technique a été validée sur testeur. Nous avons mis en évidence la faisabilité industrielle en prenant en considération la surface d'encombrement du dispositif et le temps de test global du circuit. Enfin, la fiabilité de ces systèmes a été démontrée. In view of the dramatic reduction of the integrated device dimensions and supply voltage, accuracy becomes more and more critic in the chip development loop. This reduction restricted error tolerance. The aim of this thesis is to propose a new post packaging trimming technique to control parameters on analog circuits without extra pins. After a brief presentation of the work context, we give in chapter II the art state of presents techniques and presented a new trimming technique after packaging. In chapter III, we characterise a new blowing component, the MOS snap-back transistor. In the first step, we define these operating modes. Then, the blowing component is validated in a 0.7mm BiCMOS process. In chapter IV, the op-amp integrated offset trimming technique operated after packaging is presented. The market constraints imply to supply these components at lower price and smaller package but constant pin out. More over a special inhibition circuit has been added to preserve the component from any erroneous trimming modification. This trimming architecture has been integrated to adjust the input offset voltage of a specific op-amp. This architecture incompatible to adjust voltage reference because have only two pins, is a new architecture which is developed in chapter V. Finally, in the last chapter, experimental validation of an op-amp and voltage reference integrated in a BiCMOS 0.7mm process gave evidence of the reliability and feasibility of these techniques. Directeur(s) de thèse : Auvergne D. Président du jury : Dufaza C. Rapporteur(s) : Kaiser A.;Fouillat P. Examinateur(s) : Lemaitre R.;Pontarollo S. Invité(s) : Majoux M.B. Date de soutenance : 11/10/2002

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THE-02 / 7406	Papier	THESES	MICRO-ELECTRONIQUE		Disponible

Controller Synthesis for Application Specific Integrated Circuits / RUMI ZAHIR

Public ISBD Titre : Controller Synthesis for Application Specific Integrated Circuits Type de document : texte imprimé Auteurs : RUMI ZAHIR, Auteur Année de publication : 1991 Langues : Français (fre) Tags : V.L.S.I.  CIRCUIT Index. décimale : THE Thèses de doctorat Note de contenu : LAMM 91101 Date de soutenance : 01/01/1991 Controller Synthesis for Application Specific Integrated Circuits [texte imprimé] / RUMI ZAHIR, Auteur . - 1991. Langues : Français (fre) Tags : V.L.S.I.  CIRCUIT Index. décimale : THE Thèses de doctorat Note de contenu : LAMM 91101 Date de soutenance : 01/01/1991

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THE-91 / 3583	Papier	THESES	MICRO-ELECTRONIQUE		Disponible

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