Modélisation de défauts

Le test est une étape fondamentale qui doit garantir le bon fonctionnement des composants et systèmes intégrés. Depuis de nombreuses années, une méthodologie de ‘Test Structurel’ s’appuyant sur des modèles de fautes est largement utilisée dans le monde industriel. Afin de tester efficacement les circuits intégrés, il est donc impératif de définir des modèles de fautes dits ‘réalistes’, c’est à dire en adéquation avec les défauts réels des technologies CMOS nanométriques actuelles et à venir.

L’objectif général des études menées dans le cadre de cet axe de recherche est d’étudier et analyser le comportement électrique de circuits intégrés affectés de défauts physiques ou présentant des dégradations des signaux électriques. Ceci afin de proposer des modèles de fautes réalistes utilisés pendant la phase de génération des stimuli de test des circuits intégrés numériques CMOS.

Modélisation de défauts "classiques"

Les défauts physiques les plus courants sont bien entendu les courts-circuits et les circuits ouverts  [00371365;RAspringer_book_chapter10]. Pour ces défauts ponctuels, nous avons proposé des modèles originaux paramétriques capables de prendre en compte les paramètres aléatoires du défaut tel que les résistances de court-circuit ou de circuit ouvert. Ce travail a été réalisé en partenariat avec des collègues de l’Université de Freiburg qui de leur côté ont développé les outils de simulation de faute et de génération de vecteur de test (ATPG) à partir de nos modèles paramétriques [00285886;CHets08], [00374941;HCvts09].

Modèles de défauts "émergents"

Par ailleurs, avec l’apparition des technologies nanométriques, de nouveaux défauts dont l’impact sur le fonctionnement des circuits et systèmes était jusqu’à présent négligeable, prennent une importance grandissante du fait de la réduction des dimensions élémentaires. Ces nouveaux défauts se distinguent des défauts précédents par leur aspect global, en effet les défauts précédents tels que les courts-circuits et les circuits ouverts ont un impact ponctuel et localisé sur le fonctionnement du circuit. Parmi ces nouveaux défauts on peut citer les fluctuations des tensions de référence (Ground Bounce) ou les chutes de tension d’alimentation (IR drop).

Il nous est donc apparu nécessaire de considérer l’impact de ces « nouveaux » défauts et de les prendre en compte dans le cadre de modélisations précises. En ce qui concerne les fluctuations des tensions de référence dues aux appels de courant dans les inductances parasites du réseau d’alimentation, une analyse détaillée a mis en évidence les mécanismes précis d’apparition de comportements fautifs et des techniques de Conception en Vue du Test (DFT) ont été proposées [00294767;ALiolts08], [00386906;ABddecs09]. Pour ce qui est des chutes de tension dues aux résistances parasites des grilles d’alimentation, un modèle électrique simple mais précis a été développé [00804254;ACdcis12], [00820067 ;AClatw13]. Ce modèle est en cours d’intégration dans un outil de simulation développé en partenariat avec l’Université de Passau.

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Dernière mise à jour le 13/11/2013