TRAFIC

Les objectifs scientifiques du groupe de recherche TRAFIC (Test and Reliability of Advanced and Future ICs) sont de développer des méthodes et outils logiciels permettant de simuler, de tester et de diagnostiquer les circuits et systèmes microélectronique avancés en considérant des structures particulières telles que les mémoires, les structures tolérantes aux pannes ou les structures 3D. Cinq thématiques sont actuellement développées dans le cadre de ce projet.

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Test & Diagnostic

La finalité d’un processus de diagnostic consiste à expliquer les erreurs observées lors du test d’un circuit intégré. Dans le cadre de cette thématique, notre objectif est de développer des méthodes et outils permettant de diagnostiquer les pannes qui introduisent des dysfonctionnements particuliers non modélisés par les classiques pannes de collage. Deux problématiques sont plus spécifiquement abordées ; l'analyse de l'effet de pannes telles que courts-circuits, circuits ouverts, pannes temporelles, etc. [00553545;BGieeetc10] et le développement de techniques de diagnostic supportant les structures complexes des SoCs [00806863;SBistfa12]. Les travaux déjà réalisés ont été  menés, pour partie, en collaboration avec la société STMicroelectronics.

Test et Fiabilité des Mémoires

Les mémoires représentent la grande majorité de la surface occupée dans les SoC et ce phénomène tend encore à s'amplifier (c.f. roadmap SIA). Compte tenu de l'importance de ces dispositifs mais également des caractéristiques technologiques propres à leur réalisation (limites technologiques), il est reconnu que les mémoires concentrent la plupart des défauts dans un SoC. Dans ce contexte, nous menons plusieurs études relatives aux différentes technologies de mémoires. Les travaux concernant les mémoires SRAM et en particulier les technologies basse consommation sont abordés en partenariat avec la société INTEL Mobile Communications (ex. INFINEON). Dans le cadre de cette collaboration nous développons des algorithmes de test ciblant les défauts pouvant affecter le plan mémoire ainsi que la périphérie et en particulier les modules permettant de gérer l’alimentation de la mémoire [00805366;ZBvts13]. Le test et la fiabilité des mémoires non-volatile font l’objet de collaborations avec la société ATMEL (mémoire Flash de type NOR et NAND) et la société CROCUS Technologie dans le cadre du projet ANR EMYR (mémoire TAS-MRAM). Dans ces travaux, nous proposons des modèles de simulations permettant d’analyser les mécanismes de défaillances pouvant affecter ces technologies de mémoires non-volatiles [00806773;MVjetta12]. Ces travaux sont complétés par une étude de l’effet des radiations sur différentes technologies de mémoires volatiles et non-volatiles réalisée dans le cadre du projet ANR HAMLET. L’objectif est ici de montrer comment le test peut jouer un rôle majeur pour la détection de ces événements transitoires [00805005;TDieeetns13].

Tolérance aux Fautes

Dans le contexte de la tolérance aux fautes, deux problématiques sont abordées. La première concerne le développement de solutions de test spécifiques aux structures tolérantes aux fautes prenant en compte la non testabilité de certaines pannes [00406961;VVietcdt09]. La seconde problématique menée en collaboration avec l’Université de Stuttgart en Allemagne, concerne le développement d’une architecture de tolérance aux fautes permettant de tolérer les erreurs transitoires et permanentes tout en minimisant la puissance consommée et le vieillissement du circuit [00651238;TVats11].

Test et Consommation

En mode test, l'activité dans un circuit intégré est généralement largement supérieure à l'activité générée lors du fonctionnement normal du circuit notamment lorsque le circuit est muni de chaines de scan. Cette consommation excessive de puissance peut avoir des conséquences néfastes sur le circuit telles qu'une baisse de sa fiabilité ou sa destruction pure et simple. Dans le contexte du projet Européen TOETS nous proposons de nouvelles méthodes de génération de test et d’organisation de la chaine de scan permettant de ramener la puissance consommée lors du test dans le même ordre de grandeur que celle consommée pendant le fonctionnement normal du circuit [00553548;WDjolpe10]. Cette thématique fait aussi l’objet d’une collaboration avec la société ST-Ericsson avec laquelle nous développons des approches de test spécifiques au cas des circuits intégrés faible consommation [00806890;VBats12]. Dans le cadre du projet Européen ELESIS nous développons des méthodologies de génération de test sous contraintes de consommation et en particulier de bruit dans l’alimentation (« Ground Bounce » et « Vdd bounce »).

Test 3D

Dans le cadre de cette thématique, menée en partie dans le contexte du projet Européen MASTER 3D en collaboration avec le CEA LETI, notre objectif est de développer des algorithmes de test ciblant les modèles de fautes liés aux mauvais fonctionnements induits par la consommation de puissance et la température dans les architectures 3D et en particulier les TSVs [00806776;TKieeetvlsi13]. Les modèles proposés sont aussi utilisables dans la phase de conception du circuit pour pouvoir définir les caractéristiques (nombre ou taille) des interconnexions internes en fonction de la dissipation thermique estimée.

Projets de recherche financés

NOM DU PROJET FINANCEMENT
Projet ANR "EMYR" : Enhanced MRAM Yield et Reliability.
2011-2013
Logo ANR
Projet Européen ENIAC ELESIS
ELESIS, European Library-based flow of embedded Silicon test Instruments
2012-2015
Logo projet européen ENIAC
Projet Européen CATRENE MASTER_3D : MAnufacturing Solutions Targeting competitive European pRoduction in 3D
2012-2015
Logo Catrene
Projet FUI HiCool : Solutions front-end de conception faible puissance de circuits intègres complexes
2013-2015
 

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Dernière mise à jour le 02/12/2013