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Luigi Dilillo a été un étudiant doctorant dans le département de Microélectronique du LIRMM (Laboratoire de informatique, robotique et microélectronique De Montpellier) à Montpellier. En même temps il a enseigné, comme moniteur, informatique et électronique à l'université de Montpellier II. En suite il a été chercheur prés de l'université de Southampton(Royaume-Uni) et au CEA (Commissariat à l'Énergie Atomique). Actuellement, il est chargé de recherches CNRS au prés du LIRMM. Les champs d'intérêt de ses recherches sont MEMS et les circuits numériques. En particulier, ses études sont sur le test de fautes de délai, test des mémoires et le test de mémoire dans un contexte de faible consommation et de contraintes thermiques.
		Norvège - Juin 2003
Test de Mémoire dans un Contexte de Faible Consommation et de Contraintes Thermiques
Mes travaux de recherche, effectués actuellement au sein du département ECS (Electronics and Computer Sciences) de l’Université de Southampton (Royaume-Uni), ciblent d’une part à réduire la consommation de puissance pendant le test des mémoires, et d’autre part à maintenir pendant le test la température à un niveau acceptable, de façon à ne pas endommager les dispositifs. De nos jours, de nombreux résultats industriels ont prouvé que, pendant le test des circuits intégrés (CI) et des Systèmes sur Puce (SoC, « System on Chip »), la dissipation de puissance peut être plusieurs fois plus élevée qu'en mode fonctionnel normal. En conséquence, la réduction de la puissance de test est un souci principal dans tous les éléments qui composent les CI et les SoC en général. J'ai choisi de concentrer mon attention sur les mémoires d’un point de vue technique parce qu’elles constituent de plus en plus le contributeur principal à la dissipation de puissance totale du système et d’un point de vue pratique en raison des connaissances sur le tets de mémoires acquises pendant mon doctorat. Mon premier objectif est de proposer des méthodes qui réduisent au maximum la puissance de test dans des mémoires SRAM et, en particulier, dans les circuits de précharge qui sont un des principaux responsables de la dissipation totale de puissance dans les mémoires. Ces dispositifs ont la tache de précharger et d'égaliser la tension des lignes de bit, qui ont des capacités équivalentes élevées. L’action de ces circuits est fondamentale pour le fonctionnement correct des mémoires. Pour l’instant, j’ai proposé une technique qui réduit fortement l'activité de précharge pendant le test. Cette technique est basée sur le fait qu'en mode fonctionnel les cellules de mémoire (Random Access Memories) sont sélectionnées avec un ordre d'accès aléatoire. De ce fait, tous les circuits de précharge doivent être toujours actifs. Par contre, pendant le mode de test l'ordre d'accès est connu. En conséquence, nous pouvons activer la fonction de précharge uniquement dans les colonnes du plan mémoire qui sont sélectionnés pendant l'action de l'algorithme de test ce qui a pour effet de réduire considérablement la puissance globale dissipée. Concernant les contraintes thermiques pendant le test, l'objectif initial est de déterminer à l'intérieur de la mémoire les dispositifs qui sont le plus actifs et d’en déduire l’apparition de zones localisées de forte élévation thermique (« Hot Spots »). Les « Hot Spots » sur la matrice de silicium apparaissent beaucoup plus rapidement que la surchauffe moyenne du circuit entier en raison de la distribution spatiale non-uniforme de la consommation d’énergie. L'objectif final est, à partir de cette pré-étude, de modifier les séquences des algorithmes de test de façon à distribuer de façon plus rationnelle l'activité dans la mémoire afin d’éviter les hot spot qui à terme peuvent être la cause de défaillance. Mots clé: SRAM,Test March , Circuit de Précharge, Faible Consommation, température.
Test de fautes Dynamiques dans les Mémoires SRAM
Dans les systèmes sur puce (SoC), les éléments de mémorisation représentent la grande majorité des dispositifs embarqués. En effet, les mémoires occupent très couramment plus de la moitié de la surface des SoC actuels et la feuille de route (roadmap) établie par la SIA (Semiconductor Industry Association – édition 2003) indique que ce ratio devrait dépasser 90% d’ici dix ans. Dans le processus de conception/optimisation des systèmes sur puces, l’optimisation des ressources de mémorisation en termes de densité, de puissance consommée et de temps d’accès est donc un élément prépondérant. Cette situation conduit à concevoir des mémoires en exploitant les limites de la technologie. En conséquence, ces dispositifs deviennent plus sensibles aux pannes et déviations technologiques que la logique standard et sont ainsi l’un des détracteurs principaux du rendement de production. Les solutions utilisées actuellement pour tester les mémoires volatiles de type SRAM sont principalement axées vers la détection de fautes statiques, comme les fautes de collage, les fautes de transition ou les fautes de couplage, et font appel à des algorithmes bien connus tels que les algorithmes March. Cependant, ces solutions de test ne permettent généralement pas de mettre en évidence certains dysfonctionnements particuliers apparaissant dans les technologies submicroniques les plus récentes. En effet, certains défauts, et notamment les défauts résistifs, peuvent engendrer un dysfonctionnement dynamique qui ne se traduit par des erreurs logiques que dans des configurations très spécifiques. Ces pannes dites « pannes dynamiques » ou « pannes de délai » nécessitent en fait une séquence de plusieurs opérations de lecture/écriture pour être sensibilisés. D’autre part, le test de ces pannes à caractère temporel nécessite généralement que la séquence de test soit appliquée à la vitesse de fonctionnement normale de la mémoire (test at-speed). Ces défauts peuvent apparaître dans les différentes parties des mémoires à savoir, les cellules mémoires proprement dites, les décodeurs d’adresses, les circuits de pré-charge, les amplificateurs (Sense Amplifiers) et les drivers d’écriture. L’objectif de mes travaux de thèse a été d’étudier le comportement des mémoires statiques SRAM en présence de défauts à caractère temporel ou dynamique et de développer des solutions méthodologiques et algorithmiques permettant de mettre en évidence ces défauts. Ces travaux ont été réalisés en collaboration avec la Société Infineon (Sophia Antipolis) spécialisée dans la conception de mémoires SRAM. Ce partenariat m’a permis d’effectuer un travail de caractérisation des défauts sur la technologie actuelle employée par la Société Infineon. A partir de ce travail d’analyse et de caractérisation j’ai pu établir des modèles de fautes adaptés aux phénomènes mis en évidence et développer des solutions méthodologique et algorithmique de test. Les éléments de mémoire sur lesquels je me suis plus particulièrement penché lors de mes trois années de thèse sont les décodeurs d’adresses, les cellules mémoires et les circuits de pré-charge. Notons enfin que mes travaux de thèse ont été partiellement réalisés dans le cadre du projet Européen MEDEA+ Associate n° A503 « Advanced Solutions for SOC Integration And Test in Europe ». Dans ce cadre, ils ont fait l’objet d’une collaboration étroite avec la société Infineon. Ces travaux ont également fait l’objet de plusieurs publications dans des conférences internationales majeures du domaine ainsi que dans des revues spécialisées. Mots clé: SRAM, Fautes Dynamiques , Fautes de Délai, Test March , Décodeur d'Adresse, cellule de mémoire, Circuit de Précharge.