Patrick Girard  
CNRS Research Director
 
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Books

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N. Badereddine, P. Girard, S. Pravossoudovitch, A. Virazel et C. Landrault, chapter “Scan Cell Reordering for Peak Power Reduction during Scan Test Cycles” de l’ouvrage “Vlsi-Soc: From Systems To Silicon”, ISBN 978-0-387-73660-0, Springer, Boston, 2007.

P. Girard, N. Nicolici and X. Wen, “Power-Aware Testing and Test Strategies for Low Power Devices”, ISBN: 978-1-4419-0927-5, Springer, New York, 2009.


A. Bosio, L. Dilillo, P. Girard, S. Pravossoudovitch et A. Virazel, “Advanced Test Methods for SRAMs – Effective Solutions for Dynamic Fault Detection in Nanoscale Technologies”, ISBN: 978-1-4419-0937-4, Springer, New York, 2009.


P. Girard et H.J. Wunderlich, chapter “Models for Power-Aware Testing” de l’ouvrage “Models in Hardware Testing”, ISBN: 978-90-481-3281-2, Springer Netherlands, 2009. 

Editor of Proceedings

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M. Sonza Reorda, P. Girard, Z. Peng, C. Landrault et C. Metra, Actes “IEEE European Test Symposium, Verbania, Italie, 25-29 Mai 2008”, ISBN 978-0-7695-3150-2, IEEE Computer Society.

Journal Papers

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Patents

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M. Valka, P. Debaud, S. Guilhot, A. Bosio et P. Girard, “Adaptive Voltage Scaling Mechanism Based on Voltage Shoot Measurement”, Patent registration in progress, C03195, Juin 2012.

Invited Conference Papers

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International Symposium Papers

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M. Valka, A. Bosio, L. Dilillo, P. Girard, S. Pravossoudovitch, A. Virazel, E. Sanchez et M. Sonza Reorda, “A Functional Power Evaluation Flow for Defining Test Power Limits During At-Speed Delay Testing”, IEEE European Test Symposium, Trondheim, pp. 153-158, Norvège, 23-27 Mai 2011.

L.B. Zordan, A. Bosio, L. Dilillo, P. Girard, S. Pravossoudovitch, A. Virazel et N. Badereddine, “Optimized March Test Flow for Detecting Memory Faults in SRAM Devices Under Bit Line Coupling”, IEEE Symposium on Design and Diagnostics of Electronic Circuits and Systems, pp. 353-358, Cottbus, Allemagne, 13-15 Avril 2011.

P.D. Mauroux, A. Virazel, A. Bosio, L. Dilillo, P. Girard, S. Pravossoudovitch, B. Godard, G. Festes et L. Vachez, “On Using a SPICE-like TSTAC eFlash Model for Design and Test”, IEEE Symposium on Design and Diagnostics of Electronic Circuits and Systems, pp. 359-364, Cottbus, Allemagne, 13-15 Avril 2011.

A. Todri, A. Bosio, L. Dilillo, P. Girard, S. Pravossoudovitch et A. Virazel, “A Study of Path Delay Variations in the Presence of Uncorellated Power and Ground Supply Noise”, IEEE Symposium on Design and Diagnostics of Electronic Circuits and Systems, pp. 189-194, Cottbus, Allemagne, 13-15 Avril 2011.

P. Bernardi, M. Sonza Reorda, A. Bosio, P. Girard et S. Pravossoudovitch, “On the Modeling of Gate Delay Faults by means of Transition Delay Faults”, IEEE International Symposium on Defect and Fault Tolerance in VLSI and Nanotechnology Systems, pp. 226-232, Vancouver, Canada, 3-5 Octobre 2011.

L. Dilillo, A. Bosio, M. Valka, P. Girard, S. Pravossoudovitch et A. Virazel, “Error Resilient Infrastructure for Data Transfer in a Distributed Neutron Detector”, IEEE International Symposium on Defect and Fault Tolerance in VLSI and Nanotechnology Systems, pp. 294-301, Vancouver, Canada, 3-5 Octobre 2011.

D.-A. Tran, A. Virazel, A. Bosio, L. Dilillo, P. Girard, S. Pravossoudovitch et H.-J. Wunderlich, “A Hybrid Fault Tolerant Architecture for Robustness Improvement of Digital Circuits Parity Prediction Synthesis for Nano-Electronic Gate Designs”, IEEE Asian Test Symposium, pp. 136-141, New Delhi, Inde, 21-23 Novembre 2011.

K. Miyase, U. Uchinodan, K. Enokimoto, Y. Yamato, X. Wen, S. Kajihara, F. Wu, L. Dilillo, A. Bosio, P. Girard, et A. Virazel, “Effective Launch-to-Capture Power Reduction for LOS Scheme with Adjacent-Probability-Based X-Filling”, IEEE Asian Test Symposium, pp. 90-95, New Delhi, Inde, 21-23 Novembre 2011.

N. Badereddine, Z. Wang, P. Girard, K. Chakrabarty, A. Virazel S. Pravossoudovitch et C. Landrault, “Power-Aware Test Data Compression for Embedded IP Cores”, 20th Anniversary Compendium of Selected Papers From IEEE Asian Test Symposium (2002-2011), pp. 179-184 (Originally Published in Proceedings of ATS'2006).

D.A. Tran, A. Virazel, A. Bosio, L. Dilillo, P. Girard, A. Todri, M. Imhof et H.J. Wunderlich, “A Pseudo-Dynamic Comparator for Error Detection in Fault Tolerant Architectures”, IEEE VLSI Test Symposium, pp. 50-55, Hawai, USA, 23-25 Avril 2012.

L. Zordan, A. Bosio, L. Dilillo, P. Girard, S. Pravossoudovitch, A. Todri, A. Virazel, et N. Badereddine, “Defect Analysis in Power Mode Control Logic of Low-Power SRAMs”, IEEE European Test Symposium, CDRom Proceedings, Annecy, France, 28-31 Mai 2012.

C. Metzler, A. Todri, A. Bosio, L. Dilillo, P. Girard, et A. Virazel, “Resistive-Open Defect Analysis for Through-Silicon-Vias”, IEEE European Test Symposium, CDRom Proceedings, Annecy, France, 28-31 Mai 2012.

J. Azevedo, A. Virazel, A. Bosio, L. Dilillo, P. Girard, A. Todri, G. Prenat, J. Alvarez-Herault, et K. Mackay, “Coupling-Based Resistive-Open Defects in TAS-MRAM Architectures”, IEEE European Test Symposium, CDRom Proceedings, Annecy, France, 28-31 Mai 2012.

G. Tsiligiannis, L. Dilillo, A. Bosio, P. Girard, A. Todri, A. Virazel, A. Touboul, F. Wrobel et F. Saigné, “Evaluation of Test Algorithms Stress Effect on SRAMs under Neutron Radiation”, IEEE International On-Line Testing Symposium, CDRom Proceedings, Sitges, Espagne, 27-29 Juin 2012.

Z. Sun, A. Bosio, L. Dilillo, P. Girard, A. Todri, A. Virazel et E. Auvray, “Fault Localization Improvement through an Intra-Cell Diagnosis Approach”, accepté à 38th International Symposium for Testing and Failure Analysis, Phoenix, USA, 15-11 Novembre 2012.

J. Azevedo, A. Virazel, A. Bosio, L. Dilillo, P. Girard, A. Todri, G. Prenat, J. Alvarez-Herault et K. Mackay, “Impact of Resistive-Bridge Defects in TAS-MRAM Architectures”, accepté à IEEE Asian Test Symposium, Niigata, Japon, 19-22 Novembre 2012.

M. Valka, A. Bosio, L. Dilillo, P. Girard, A. Todri, A. Virazel, P. Debaud et S. Guilhot, “Power Supply Noise Sensor based on Timing Uncertainty Measurements”, accepté à IEEE Asian Test Symposium, Niigata, Japon, 19-22 Novembre 2012.

P. Bernardi, M. De Carvalho, E. Sanchez, M. Sonza Reorda, A. Bosio, L. Dilillo, P. Girard et M. Valka, “Peak Power Estimation: a Case Study on CPU Cores”, accepté à IEEE Asian Test Symposium, Niigata, Japon, 19-22 Novembre 2012.

International Workshop Papers

P. Girard, C. Landrault et S. Pravossoudovitch, “Delay-Fault Diagnosis Based on Critical Path Tracing”, IEEE European Workshop on Design For Testability, Bruges, Belgique, 2-4 juin 1992.

P. Girard, C. Landrault, S. Pravossoudovitch et B. Rodriguez, “Diagnostic of Delay Faults in Non-Scan Sequential Circuits”, North Atlantic Test Workshop - European part, pp. 58-62, Cargese, Corse, France, 7-8 Juillet 1995.

P. Girard, C. Landrault, S. Pravossoudovitch et B. Rodriguez, “Diagnostic Test Pattern Generation for Delay Faults Using Genetic Algorithms”, IEEE European Test Workshop, pp. 249-253, Montpellier, France, 12-14 Juin 1996.

P. Girard, C. Landrault, V. Moreda et S. Pravossoudovitch “BIST and “Scan BIST” Structures for Delay Faults”, IEEE European Test Workshop, pp. 110-111, Cagliari, Italie, 28-30 Mai 1997.

C. Fagot, P. Girard et C. Landrault, “A Novel Approach for Logic BIST Based on Machine Learning”, IEEE International On-Line Testing Workshop, pp. 170-174, Crète, Grèce, 7-9 Juillet 1997.

P. Girard, C. Landrault, V. Moreda, S. Pravossoudovitch et A. Virazel, “A New Scan-BIST Structure to Test Delay Faults in Sequential Circuits”, IEEE European Test Workshop, pp. 44-48, Sitges, Espagne, 27-29 Mai 1998.

S. Manich, A. Gabarro, J. Figueras, P. Girard, L. Guiller, C. Landrault, S. Pravossoudovitch, P. Teixeira et M. Santos, “Low Power BIST by Filtering Non-Detecting Vectors”, IEEE European Test Workshop, pp. 165-170, Constance, Allemagne, 25-28 Mai 1999.

C. Fagot, O. Gascuel, P. Girard et C. Landrault, “On Calculating Efficient LFSR Seeds for Built-In Self Test”, IEEE European Test Workshop, pp. 7-14, Constance, Allemagne, 25-28 Mai 1999.

A. Virazel, R. David, P. Girard, C. Landrault et S. Pravossoudovitch, “Delay Fault Testing: Choosing Between Random SIC and Random MIC Test Sequences”, IEEE European Test Workshop, pp. 9-14, Carcais, Portugal, 23-26 Mai 2000.

A. Virazel, R. David, P. Girard, C. Landrault et S. Pravossoudovitch, “Comparison Between Random and Pseudo-Random Generation for BIST of Delay and Bridging Faults”, IEEE International On-Line Testing Workshop, pp. 121-126, Mallorca, Espagne, 3-5 Juillet 2000.

R. David, P. Girard, C. Landrault, S. Pravossoudovitch et A. Virazel,, “On Hardware Generation of Random Single Input Change Test Sequences”, IEEE European Test Workshop, pp. 299-305, Stockholm, Suède, 30 Mai-1 Juin 2001.

Y. Bonhomme, P. Girard, L. Guiller, C. Landrault et S. Pravossoudovitch, “A Gated Clock Scheme for Low Power Scan-Based BIST”, IEEE International On-Line Testing Workshop, pp. 87-89, Taormina, Italie, 9-11 Juillet 2001.

Y. Bonhomme, P. Girard, C. Landrault et S. Pravossoudovitch, “Efficient Scan Design for Low Power Test”, SAME: Sophia Antipolis forum on Microelectronics, pp. 58-61, Sophia Antipolis, France, 14-15 Novembre 2001.

Y. Bonhomme, P. Girard, C. Landrault et S. Pravossoudovitch, “Test Power: A Big Issue in Large SOC Designs”, IEEE International Workshop on Electronic Design, Test & Applications, pp. 447-449, Christchurch, Nouvelle-Zélande, 29-31 Janvier 2002.

Y. Bonhomme, P. Girard, C. Landrault et S. Pravossoudovitch,, “Scan Cell Ordering for Low Power Scan Testing”, IEEE European Test Workshop, Informal Digest, pp. 405-410, Corfu, Grèce, 26-29 Mai 2002.

P. Girard, O. Héron, S. Pravossoudovitch et M. Renovell, “Timing Defect Analysis in Look-Up Tables of SRAM-Based FPGAS”, IEEE Latin American Test Workshop, pp. 26-31, Natal, Brésil, 16-19 Février 2003.

Y. Bonhomme, P. Girard, L. Guiller, C. Landrault et S. Pravossoudovitch, “Efficient Scan Chain Design for Power Minimization During Scan Testing Under Routing Constraint”, IEEE European Test Workshop, Informal Digest, pp. 251-256, Maastricht, Pays-Bas, 25-28 Mai 2003.

P. Girard, O. Héron, S. Pravossoudovitch et M. Renovell, “Requirements for Delay Testing of Look-Up Tables in SRAM-Based FPGAS”, IEEE European Test Workshop, Formal Proceedings, pp. 147-152,  Maastricht, Pays-Bas, 25-28 Mai 2003.

S. Borri, M. Hage Hassan, P. Girard, S. Pravossoudovitch et A. Virazel, “Defect-Oriented Dynamic Fault Models for Embedded-SRAMs”, IEEE European Test Workshop, Formal Proceedings, pp. 23-28, Maastricht, Pays-Bas, 25-28 Mai 2003.

Y. Bonhomme, P. Girard, L. Guiller, C. Landrault, S. Pravossoudovitch et A. Virazel, “Design of  Routing-Constrained Low Power Scan Chains”, IEEE International Workshop on Electronic Design, Test & Applications, pp. 287-292, Perth, Australie, 28-30 Janvier 2004.

L. Dilillo, P. Girard, S. Pravossoudovitch, A. Virazel et S. Borri, “March Tests Improvement for Address Decoder Open and Resistive Open Fault Detection”, IEEE Latin American Test Workshop, pp. 31-36, Cartagena, Colombie, 8-10 Mars 2004.

L. Dilillo, P. Girard, S. Pravossoudovitch, A. Virazel et M. Bastian Hage-Hassan, “Efficient Test of Dynamic Read Destructive Faults in SRAM Memories”, IEEE Latin American Test Workshop, pp. 40-45, Salvador Bahia, Brésil, 30 Mars – 2 Avril 2005.

N. Badereddine, P. Girard, S. Pravossoudovitch, C. Landrault et A. Virazel, “Peak Power Consumption during Scan Testing: Issue, Analysis and Heuristic Solution”, IEEE Workshop on Design and Diagnostics of Electronic Circuits and Systems, pp. 151-159, Sopron, Hongrie, 13-16 Avril 2005.

Y. Bonhomme, T. Yoneda, H. Fujiwara et P. Girard, “Test Application Time Reduction with a Dynamically Reconfigurable Scan Tree Architecture”, IEEE Workshop on Design and Diagnostics of Electronic Circuits and Systems, pp. 19-26, Sopron, Hongrie, 13-16 Avril 2005.

N. Badereddine, P. Girard, A. Virazel, S. Pravossoudovitch et C. Landrault, “Controlling Peak Power Consumption during Scan Testing: Power-aware DfT and Test Set Perspectives”, IEEE International Workshop on Power And Timing Modeling, Optimization and Simulation, proceedings published by Springer, pp. 540-549, Louvain, Belgique, 21-23 Septembre 2005.

L. Dilillo, P. Girard, S. Pravossoudovitch, A. Virazel et M. Bastian, “March Pre: an Efficient Test for Resistive-Open Defects in the SRAM Pre-charge Circuit”, IEEE Workshop on Design and Diagnostics of Electronic Circuits and Systems, pp. 256-261, Prague, République Tchèque, Avril 2006.

L. Dilillo, B.M. Al-Hashimi, P. Rosinger et P. Girard, “Leakage Read Fault in Nanoscale SRAM: Analysis, Test and Diagnosis”, IEEE International Design and Test Workshop, pp. 110-115, Dubai, Emirats Arabes Unis, 19-20 Novembre 2006.

A. Bosio, P. Girard, C. Landrault, S. Pravossoudovitch, A. Virazel et A. Rousset, “A Mixed Approach for Unified Logic Diagnosis”, IEEE Workshop on Design and Diagnostics of Electronic Circuits and Systems, pp. 239-242, Cracovie, Pologne, Avril 2007.

A. Bosio, P. Girard, S. Pravossoudovitch et P. Bernardi, “SoC Symbolic Simulation: a case study on delay fault testing”, IEEE Workshop on Design and Diagnostics of Electronic Circuits and Systems, pp. 1-6, Bratislava, Slovaquie, Avril 2008.

L. Dilillo, A. Bosio, P. Rech, P. Girard, F. Wrobel et F. Saigné, “Robust Data Collection and Transfer Framework for a Distributed SRAM Based Neutron Sensor”, IEEE International Workshop on Advances in Sensors and Interfaces, pp. 176-180, Brindisi, Italie, 28-29 Juin 2011.

Z. Sun, A. Bosio, L. Dilillo, P. Girard, A. Todri, A. Virazel, et E. Auvray, “Improving Defect Localization Accuracy by means of Effect-Cause Intra-Cell Diagnosis at Transistor Level”, proposé à IEEE International Workshop on Silicon Debug and Diagnosis, Anaheim, USA, 8-9 Novembre 2012.

International Events without Proceedings

P. Girard, C. Landrault et S. Pravossoudovitch, “Delay Fault Diagnosis in Digital Circuits”, ATSEC Open Workshop (ESPRIT III Basic Research), Turin, Italie, 27-29 Septembre 1993.

P. Girard, C. Landrault et S. Pravossoudovitch, “Diagnostic and Simulation for Delay Faults in Digital Circuits”, ATSEC Open Workshop (ESPRIT III Basic Research), Enschede, Pays-Bas, 6-7 Septembre 1994.

P. Girard, C. Landrault et S. Pravossoudovitch, “Diagnostic and Simulation of Delay Faults in Combinational and Sequential Circuits”, ARCHIMEDES / ATSEC Open Workshop (ESPRIT III Basic Research), Sankt Augustin, Allemagne, 28-29 Septembre 1995.

P. Girard, L. Guiller, C. Landrault et S. Pravossoudovitch, “Low Power/Energy BIST Design by Partitioning VLSI Circuits”, SAME: Sophia Antipolis forum on Microelectronics, Sophia Antipolis, France, 21-22 October 1999.

N. Badereddine, P. Girard, S. Pravossoudovitch, C. Landrault, A. Virazel et H.J. Wunderlich, “Structural-Based Power-Aware Assignment of Don’t Cares for Peak Power Reduction during Scan Testing”, IEEE European Test Symposium, Southampton, Grande-Bretagne, 21-25 Mai 2006.

P. Girard, S. Pravossoudovitch, A. Virazel et M. Bastian, “Failure Mechanisms due to Process Variations in Nanoscale SRAM Core-cells”, IEEE European Test Symposium, Southampton, Grande-Bretagne, 21-25 Mai 2006.

A. Rousset, P. Girard, S. Pravossoudovitch, C. Landrault, et A. Virazel, “ Unified Diagnostic Method Targeting Several Fault Models”, IFIP VLSI-SOC Conference, PhD Forum, Nice, France, 16-18 Octobre 2006.

R. Alves Fonseca, A. Bosio, L. Dilillo, P. Girard, S. Pravossoudovitch, A. Virazel et N. Badereddine, “Analysis of Resistive-Bridging Defects in SRAM Core-Cell: Impact within the Core-Cell and in the Memory Array”, IEEE European Test Symposium, Seville, Espagne, 24-28 Mai 2009.

Y. Benabboud, A. Bosio, L. Dilillo, P. Girard, S. Pravossoudovitch, A. Virazel, L. Bouzaida et I. Izaute “A Logic Diagnosis Approach for Sequential Circuits”, IEEE European Test Symposium, PhD Forum, Seville, Espagne, 24-28 Mai 2009.

J. Vial, A. Bosio, L. Dilillo, P. Girard, S. Pravossoudovitch et A. Virazel, “SoC Yield Improvement for Future Nanoscale Technologies”, IEEE European Test Symposium, PhD Forum, Seville, Espagne, 24-28 Mai 2009.

F. Wu, L. Dilillo, A. Bosio, P. Girard, S. Pravossoudovitch, A. Virazel et X. Wen, “Trade-off between Power Dissipation and Delay Fault Coverage for LOS and LOC Testing Schemes”, 2nd International Workshop on the Impact of Low Power on Test and Reliability (LPonTR’09), Seville, Espagne, 24-28 Mai 2009.

R. Fonseca, L. Dilillo, A. Bosio, P. Girard, S. Pravossoudovitch, A. Virazel et N. Badereddine, “Setting Test Conditions for Detecting Faults Induced by Random Dopant Fluctuation in SRAM Core-Cells”, 1st European workshop on CMOS Variability (VARI’10), Montpellier, France, 26-27 Mai 2010.

F. Wu, L. Dilillo, A. Bosio, P. Girard, S. Pravossoudovitch, A. Virazel, M. Tehranipoor, K. Miyase, X. Wen et N. Ahmed, “Power Reduction Through X-filling of Transition Fault Test Vectors for LOS Testing”, 3rd International Workshop on the Impact of Low Power on Test and Reliability (LPonTR’10), Prague, Czech Republic, 27-28 Mai 2010.

K. Miyase, F. Wu, L. Dilillo, A. Bosio, P. Girard, W. Wen et S. Kajihara, “X-Identification of Transition Delay Fault Tests for Launch-off Shift Scheme”, IEEE Workshop on RTL and High Level Testing, Shanghai, Chine, Decembre 2010.

R. Alves Fonseca, L. Dilillo, A. Bosio, P. Girard, S. Pravossoudovitch, A. Virazel et N. Badereddine, “Variability Analysis of an SRAM Test Chip”, IEEE European Test Symposium, Trondheim, Norvège, 23-27 Mai 2011.

L. Dilillo, A. Bosio, P. Girard, S. Pravossoudovith et A. Virazel, “Robust Structure for Data Collection and Transfer in a Distributed SRAM Based Neutron Test Bench”, Workshop on Dependability Issues in Deep-submicron Technologies, Trondheim, Norvège, 26-27 Mai 2011.

H. Salmani, W. Zhao, M. Tehranipoor, S. Chakravarty, P. Girard, X. Wen, “Layout-Aware Pattern Evaluation and Analysis for Power-Safe Application of TDF Patterns”, IEEE International Workshop on the Impact of Low Power on Test and Reliability (LPonTR’11), Trondheim, Norvège, 26-27 Mai 2011.

A. Todri, A. Bosio, L. Dilillo, P. Girard, S. Pravossoudovitch et A. Virazel, “Simultaneous Power and Thermal Integrity Analysis for 3D Integrated Systems”, IEEE International Workshop on the Impact of Low Power on Test and Reliability (LPonTR’11), Trondheim, Norvège, 26-27 Mai 2011.

F. Wu, L. Dilillo, A. Bosio, P. Girard, S. Pravossoudovitch, A. Virazel, M. Tehranipoor, K. Miyase, X. Wen et N. Ahmed, “Mapping Test Power to Functional Power through Smart X-Filling for LOS Scheme”, IEEE International Workshop on the Impact of Low Power on Test and Reliability (LPonTR’11), Trondheim, Norvège, 26-27 Mai 2011.

A. Todri, A. Bosio, L. Dilillo, P. Girard et A. Virazel, “Electro-Thermal Analysis of 3D Power Delivery Networks”, ACM Design Automation Conference, Work-In-Progress Session, San Fransisco, USA, 3-7 Juin 2012.

National Events

P. Girard, C. Landrault et S. Pravossoudovitch, “Diagnostic de Pannes Temporelles dans les Circuits Digitaux”, Journée AFCET : Sureté de fonctionnement des systèmes informatiques, Paris, France, 8 Février 1994.

P. Girard, C. Landrault, S. Pravossoudovitch et D. Severac, “Re-dimensionnement de portes des circuits CMOS pour une réduction de la consommation de puissance”, Colloque CAO de circuits intégrés et systèmes, Grenoble (Villard de Lans), 15-17 Janvier 1997.

P. Girard, C. Landrault, V. Moreda et S. Pravossoudovitch, “Générateur de Vecteurs de Test Intégré pour Pannes Temporelles”, Colloque CAO de circuits intégrés et systèmes, Grenoble (Villard de Lans), 15-17 Janvier 1997.

P. Girard, C. Landrault, S. Pravossoudovitch et A. Virazel, “Analyse des Capacités de Test de Générateurs Intégrés Produisant des Vecteurs Adjacents”, Colloque CAO de circuits intégrés et systèmes, Aix en Provence, 10-12 Mai 1999.

P. Girard, L. Guiller, C. Landrault et S. Pravossoudovitch, “Stratégie de Réduction de la Consommation d'Energie lors du Test des Circuits Intégrés”, Colloque CAO de circuits intégrés et systèmes, Aix en Provence, 10-12 Mai 1999.

P. Girard, O. Heron, S. Pravossoudovitch et M. Renovell, “Pannes Temporelles dans les FPGA”, Colloque CAO de circuits intégrés et systèmes, Paris, 15-17 Mai 2002.

L. Dilillo, P. Girard, S. Pravossoudovitch, A. Virazel, S. Borri et M. Hage-Hassan, “Test March pour la Détection des Fautes Dynamiques dans les Décodeurs de Mémoires SRAM”,7ième  Journées Nationales du Réseau Doctoral en Microélectronique, Marseille, 4-6 Mai 2004.

N. Badereddine, P. Girard, S. Pravossoudovitch, A. Virazel et C. Landrault, “Analyse et Réduction de la Puissance de Pic durant le Test Série”, 8ième Journées Nationales du Réseau Doctoral en Microélectronique, Paris, 10-12 Mai 2005.

L. Dilillo, P. Girard, S. Pravossoudovitch, A. Virazel, et M. Hage-Hassan, “Incidence des Fautes Résistifs dans les Circuits de Precharge des Mémoires SRAM”, 8ième Journées Nationales du Réseau Doctoral en Microélectronique, Paris, 10-12 Mai 2005.

N. Badereddine, P. Girard, S. Pravossoudovitch, C. Landrault, A. Virazel et H.J. Wunderlich, “Technique Structurelle d’Affectation des Bits Non Spécifiés en Vue d’une Réduction de la Puissance de Pic Pendant le Test Série”, 9ième Journées Nationales du Réseau Doctoral en Microélectronique, Rennes, 10-12 Mai 2006.

A. Rousset, P. Girard, S. Pravossoudovitch, C. Landrault, et A. Virazel, “Méthode Unifiée de Diagnostic Ciblant l’Ensemble des Modèles de Fautes”, 9ième Journées Nationales du Réseau Doctoral en Microélectronique, Rennes, 10-12 Mai 2006.

A. Rousset, P. Girard, S. Pravossoudovitch, C. Landrault, et A. Virazel, “Méthode Unifiée de Diagnostic Ciblant l’Ensemble des Modèles de Fautes”, Conférence MajecSTIC - MAnifestation des Jeunes Chercheurs STIC, Lorient, 22-24 Novembre 2006.

O. Ginez, J.M. Daga, P. Girard, C. Landrault, S. Pravossoudovitch et A. Virazel, “Embedded Flash Testing”, Colloque National du GDR SoC-SiP, Paris, 13-15 Juin 2007.

J. Vial, P. Girard, C. Landrault, S. Pravossoudovitch et A. Virazel, “Test et Testabilité de Structures Numériques Tolérantes aux Fautes”, Colloque National du GDR SoC-SiP, Paris, 13-15 Juin 2007.

A. Rousset, A. Bosio, P. Girard, C. Landrault, S. Pravossoudovitch et A. Virazel, “Méthode de Diagnostic Unifiée pour Circuits Intégrés Numériques”, Colloque National du GDR SoC-SiP, Paris, 13-15 Juin 2007.

A. Ney, P. Girard, C. Landrault, S. Pravossoudovitch, A. Virazel et M. Bastian, “ Resistive-Open Defect Influences in SRAM I/O Circuitry”, Colloque National du GDR SoC-SiP, Paris, 13-15 Juin 2007.

J. Vial, A. Bosio, P. Girard, C. Landrault, S. Pravossoudovitch et A. Virazel, “Tolérer Plus pour Fabriquer Plus”, Colloque National du GDR SoC-SiP, Paris, 4-6 Juin 2008.

Y. Benabboud, A. Bosio, P. Girard, S. Pravossoudovitch, L. Bouzaida et I. Izaute, “Case Study on Logic Diagnosis for Industrial Circuits”, Colloque National du GDR SoC-SiP, Paris, 4-6 Juin 2008.

A. Ney, P. Girard, C. Landrault, S. Pravossoudovitch, A. Virazel et M. Bastian, “A History-Based Technique for Fault Diagnosis in SRAM Memories”, Colloque National du GDR SoC-SiP, Paris, 4-6 Juin 2008.

J. Vial, C. Landrault, A. Bosio, P. Girard, S. Pravossoudovitch et A. Virazel, “ Utilisation de Structures Tolérantes aux Fautes pour Augmenter le Rendement”, 11ième Journées Nationales du Réseau Doctoral en Microélectronique, Mai 2008.

R. Alves Fonseca, L. Dilillo, A. Bosio, P. Girard, S. Pravossoudovitch, A. Virazel et N. Badereddine, “SRAM Core-cell Quality Metrics”, Colloque National du GDR SoC-SiP, Paris, 10-12 Juin 2009.

P.D. Mauroux, A. Virazel, A. Bosio, L. Dilillo, P. Girard et S. Pravossoudovitch, “Test des Mémoires FLASH NAND”, Colloque National du GDR SoC-SiP, Paris, 10-12 Juin 2009.

F. Wu, L. Dilillo, A. Bosio, P. Girard, S. Pravossoudovitch, A. Virazel et X. Wen, “ Trade-off Between Power Dissipation and Delay Fault Coverage For LOS and LOC Testing Schemes”, Colloque National du GDR SoC-SiP, Paris, 10-12 Juin 2009.

D. Mauroux, A. Virazel, A. Bosio, L. Dilillo, P. Girard, S. Pravossoudovitch, B. Godard, G. Festes et L. Vachez, “Analyse et modélisation des défauts résistifs affectant les mémoires Flash”, Colloque National du GDR SoC-SiP, Cergy, 9-11 Juin 2010.

F. Wu, L. Dilillo, A. Bosio, P. Girard, S. Pravossoudovitch, A. Virazel, M. Tehranipoor, K. Miyase, X. Wen et N. Ahmed, “Test Relaxation and X-filling to Reduce Peak Power During At-Speed LOS Testing”, Colloque National du GDR SoC-SiP, Cergy, 9-11 Juin 2010.

D. A. Tran, A. Virazel, P. Girard, S. Pravossoudovitch, H-J Wunderlich, A. Bosio et L. Dilillo, “Tolérance aux Fautes et Rendement de Fabrication”, Colloque National du GDR SoC-SiP, Cergy, 9-11 Juin 2010.

D.A. Tran, A. Virazel, A. Bosio, L. Dilillo, P. Girard, S. Pravossoudovitch et H.J. Wunderlich, “Robustness Improvement of Digital Circuits : A New Hybrid Fault Tolerant Architecture”, 14ième Journées Nationales du Réseau Doctoral en Microélectronique, Paris, 23-25 Mai 2011.

L.B. Zordan, A. Bosio, L. Dilillo, P. Girard, S. Pravossoudovitch, A. Virazel et N. Badereddine, “Optimized March Test Flow for Detecting Memory Faults in SRAM Devices Under Bit Line Coupling”, 14ième Journées Nationales du Réseau Doctoral en Microélectronique, Paris, 23-25 Mai 2011.

L.B. Zordan, A. Bosio, L. Dilillo, P. Girard, S. Pravossoudovitch, A. Virazel et N. Bedereddine, “Optimized March Test Flow for Detecting Memory Faults in SRAM Devices Under Bit Line Coupling”, Colloque National du GDR SoC-SiP, Lyon, 15-17 Juin 2011.

D.H. Tran, A. Virazel, A. Bosio, L. Dilillo, P. Girard, S. Pravossoudovitch et H.J. Wunderlich, “A Hybrid Fault Tolerant Architecture for Robustness Improvement of Digital Circuits”, Colloque National du GDR SoC-SiP, Lyon, 15-17 Juin 2011.

J. Azevedo, A. Virazel, A. Bosio, L. Dilillo, P. Girard et S. Pravossoudovitch, “Test and Reliability of Magnetic Random Access Memories”, Colloque National du GDR SoC-SiP, Lyon, 15-17 Juin 2011.

L.B. Zordan, A. Bosio, L. Dilillo, P. Girard, S. Pravossoudovitch, A. Todri, A. Virazel et N. Bedereddine, “Failure Analysis and Test Solutions for Low-Power SRAMs”, Journées Electroniques Club EEA / GDR SoC-SiP / GDR SEEDS / CNFM, “Technologies émergentes et Green Soc-Sip”, Montpellier, 27-28 Octobre 2011.

M. De Carvalho, A. Bosio, L. Dilillo, P. Girard, A. Todri, A. Virazel, P. Bernardi et M. Sonza Reorda, “A Functional Power Evaluation Flow for Defining Test Power Limits during At-Speed Delay Testing”, Journées Electroniques Club EEA / GDR SoC-SiP / GDR SEEDS / CNFM, “Technologies émergentes et Green Soc-Sip”, Montpellier, 27-28 Octobre 2011.

Z. Sun, A. Bosio, L. Dilillo, P. Girard, A. Todri, A. Virazel et E. Auvray, “Effective Defect Localization Through an Effect-Cause based Intra-Cell Diagnosis”, Colloque National du GDR SoC-SiP, Paris, 13-15 Juin 2012.

J. Azevedo, A. Bosio, L. Dilillo, P. Girard, A. Todri et A. Virazel, “Impacts of Resistive-Open Defects in the Word-Line Selection of TAS-MRAMs”, Colloque National du GDR SoC-SiP, Paris, 13-15 Juin 2012.

C. Metzler, A. Todri, A. Bosio, L. Dilillo, P. Girard et A. Virazel, “Through-Silicon-Via Resistive-Open Defect Analysis”, Colloque National du GDR SoC-SiP, Paris, 13-15 Juin 2012.

M. Valka, A. Bosio, L. Dilillo, P. Girard, A. Todri, A. Virazel et P. Debaud, “Adaptive Voltage Scaling via Effective On-Chip Timing Uncertainty Measurements”, Colloque National du GDR SoC-SiP, Paris, 13-15 Juin 2012.

G. Tsiligiannis, L. Dilillo, A. Bosio, P. Girard, A. Todri et A. Virazel, “Dynamic Mode Testing of SRAMS under Neutron Radiation”, Colloque National du GDR SoC-SiP, Paris, 13-15 Juin 2012.

Tutorials, Keynotes, Seminars

P. Girard, “Diagnostic and Simulation of Delay Faults in Digital Circuits”, Invité par la société Lucent Technologies (Bell Labs), Murray Hill, USA, Mai 1996.

P. Girard, “Testing Delay Faults in Scan-Based Designs”, Invité par la société Intel, Santa Clara, USA, Mars 2000.

P. Girard, “Considering Power Consumption during Scan Testing and BIST”, Invité par la société Synopsys, Mountain View, USA, Avril 2001.

P. Girard, “Delay Fault Testing in Logic ICs”, Invité par la société Infineon, Sophia Antipolis, France, Janvier 2002.

P. Girard, “Low Power BIST of VLSI Circuits”, Invité par la société Philips, Eindhoven, Pays-Bas, Septembre 2002.

P. Girard, “Test de Fautes de Délai dans les Circuits Intégrés Numériques”, Réunion Action Spécifique CNRS “TestSOC-MRF”, Montpellier, France, 5 Mars 2004.

P. Girard, “European Projects: What Type of Instruments for What Type of Research?”, 1st Reconfigurable Communication-centric SoCs Workshop, Panel on European Projects, Montpellier, 27-29 Juin 2005.

P. Girard, “Diagnostic de Fautes Electriques dans les Circuits Logiques”, Invité par la société ST Microelectronics, Crolles, France, avril 2006.

P. Girard, “Test Faible Consommation des Circuits Numériques”, Invité par la société ATMEL, Nantes, France, Mars 2007.

P. Girard, Tutoriel intitulé “Power-Aware Testing and Test Strategies for Low Power Devices” dispensé dans le cadre de la conference IEEE/ACM Design Automation and Test in Europe (DATE), à Munich, Allemagne, 10 Mars 2008.

P. Girard, Tutoriel intitulé “Power-Aware Testing and Test Strategies for Low Power Devices” dispensé dans le cadre de la conference IEEE International Conference on Design & Technology of Integrated Systems (DTIS), à Touzeur, Tunisie, 24 Mars 2008.

P. Girard, Keynote intitulé “Power : The New Dimension of Test” donné dans le cadre du congrès IEEE Workshop on RTL and High Level Testing (WRTLT), à Sapporo, Japon, 28 Novembre 2008.

P. Girard, “Power : The New Dimension of Test”, Invité par la société Hitachi, Tokyo, Japon, 29 Novembre 2008.

P. Girard, Tutoriel intitulé “Power-Aware Testing and Test Strategies for Low Power Devices” dispensé dans le cadre de la conference IEEE International Test Conference (ITC), à Austin, Texas, USA, 1er Novembre 2009.

P. Girard, Tutoriel intitulé “Power-Aware Testing and Test Strategies for Low Power Devices” dispensé dans le cadre de la conference IEEE Asian Test Symposium (ATS), à Taichung, Taiwan, 23 Novembre 2009.

P. Girard, “Test Strategies for Low Power Devices”, Invité par la société Faraday Technology Corporation, Hsin-Chu, Taiwan, 26 Novembre 2009.

P. Girard, Tutoriel intitulé “Power-Aware Testing and Test Strategies for Low Power Devices” dispensé dans le cadre de la conference IEEE Latin American Test Workshop (LATW), à Punta del Este, Uruguay, 28 Mars 2010.

P. Girard, “Test Faible Consommation d’Energie”, école thématique CNRS ECOFAC, Plestin-les-Grèves, France, 2 Avril 2010.

P. Girard, “Test Strategies for Low Power Devices”, Invité par la société ST-Ericsson, Grenoble, 28 Avril 2010.

P. Girard, Tutoriel intitulé “Power-Aware Testing and Test Strategies for Low Power Devices” dispensé dans le cadre de la IEEE International NEWCAS Conference, à Montreal, Canada, 20 Juin 2010.

P. Girard, Tutoriel intitulé “Power-Aware Testing and Test Strategies for Low Power Devices” dispensé dans le cadre de la conference IEEE International Midwest Symposium on Circuits and Systems (MWSCAS), à Seattle, USA, 1er Août 2010.

P. Girard, Tutoriel intitulé “Power-Aware Testing and Test Strategies for Low Power Devices” dispensé dans le cadre de la conference IEEE International Conference on Microelectronics (ICM), Le Caire, Egypte, 19 Décembre 2010.

P. Girard, “Un Etat de l’art sur le Diagnostic Logique”, Invité par la société ST Microelectronics, Grenoble, France, Janvier 2011.

P. Girard, “Test Strategies for Digital Low Power Devices”, Invité par la société Intel Mobile Communications, Sophia Antipolis, France, Janvier 2011.

P. Girard, Tutoriel intitulé “Power-Aware Testing and Test Strategies for Low Power Devices” dispensé dans le cadre de la conference IEEE/ACM Design Automation and Test in Europe (DATE), à Grenoble, France, 14 Mars 2011.

P. Girard, Tutoriel intitulé “Advanced Test Methods for SRAMs” dispensé dans le cadre de la conference IEEE Latin American Test Workshop (LATW), à Porto de Galinhas, Brésil, le 30 Mars 2011.

P. Girard, “Test Strategies for Low Power Devices”, Invité par la société LSI Logic, Milpitas, USA, Mai 2011.

P. Girard, Tutoriel intitulé “Power-Aware Testing and Test Strategies for Low Power Devices” dispensé dans le cadre du congrès IEEE International Test Conference (ITC), à Anaheim, Californie, USA, 19 Septembre 2011.

P. Girard, Tutoriel intitulé “Power-Aware Testing and Test Strategies for Low Power Devices” dispensé dans le cadre du congrès IEEE International Symposium on Quality of Electronic Design (ISQED), à Santa Clara, Californie, USA, 20 Mars 2012.

P. Girard, Tutoriel intitulé “Advanced Test Methods for SRAMs” dispensé dans le cadre du congrès IEEE VLSI Test Symposium (VTS), à Hawai, USA, le 25 Avril 2012.

P. Girard, Tutoriel intitulé “Power-Aware Testing and Test Strategies for Low Power Devices” dispensé dans le cadre du congrès IEEE International Test Conference (ITC), à Anaheim, Californie, USA, 4 Novembre 2012.

P. Girard, Tutoriel intitulé “Power-Aware Testing and Test Strategies for Low Power Devices” dispensé dans le cadre du congrès IEEE Asian Test Symposium (ATS), à Niigata, Japon, 19 Novembre 2012.

Contract Reports

D. Dumas, P. Girard, C. Landrault et S. Pravossoudovitch, “Determination of delay fault detectability conditions”, Rapport final tâche WP2-5, Contrat ESPRIT III Basic Research “ATSEC”, Janvier 1994.

D. Dumas, P. Girard, C. Landrault et S. Pravossoudovitch, “Evaluation of delay fault diagnosis possibilities by critical path tracing algorithms”, Rapport final tâche WP2-6, Contrat ESPRIT III Basic Research “ATSEC”, Janvier 1994.

D. Dumas, P. Girard, C. Landrault et S. Pravossoudovitch, “Software Prototype for Delay Fault Diagnosis in Combinational Circuits”, Rapport final tâche WP2-7, Contrat ESPRIT III Basic Research “ATSEC”, Janvier 1994.

P. Cavallera, P. Girard, C. Landrault, S. Pravossoudovitch et B. Rodriguez, “Proposition of a Sequential Delay Fault Diagnosis Method and Algorithm”, Rapport final tâche WP 2-7, Contrat ESPRIT III Basic Research, “ATSEC”, Janvier 1995.

P. Cavallera, P. Girard, C. Landrault, S. Pravossoudovitch et B. Rodriguez, “Proposition of a Sequential Delay Fault Diagnosis Method and Algorithm”, Rapport final tâche WP 2-8, Contrat ESPRIT III Basic Research “ATSEC”, Janvier 1995.

P. Cavallera, P. Girard, C. Landrault, S. Pravossoudovitch et B. Rodriguez, “DFSIM: A Delay Fault Simulator for Sequential Circuits”, Rapport final tâche WP 3-9, Contrat ESPRIT III Basic Research “ATSEC”, Octobre 1995.

P. Cavallera, P. Girard, C. Landrault, S. Pravossoudovitch et B. Rodriguez, “Description of the Delay Fault Diagnostic Tool for Sequential Circuits”, Rapport final tâche WP 3-10, Contrat ESPRIT III Basic Research ”ATSEC”, Octobre 1995.

D. Auvergne, F. Azais, N. Azemard, Y. Bertrand, C. Dufaza, P. Girard, S. Pravossoudovitch et M. Renovell, Rapport intermédiaire, tâche WP4.1, Contrat EEC-JESSI-EUREKA Project MEDEA AT406, December 1997.

D. Auvergne, F. Azais, N. Azemard, Y. Bertrand, C. Dufaza, P. Girard, S. Pravossoudovitch et M. Renovell, Rapport intermédiaire, tâche WP4.1, Contrat EEC-JESSI-EUREKA Project MEDEA AT 406, Juin 1998.

D. Auvergne, F. Azais, N. Azemard, Y. Bertrand, C. Dufaza, P. Girard, S. Pravossoudovitch et M. Renovell, Rapport Intermédiaire, tâche WP4.1, Contrat EEC-JESSI-EUREKA Project MEDEA AT406, Décembre 1998.

D. Auvergne, F. Azais, N. Azemard, Y. Bertrand, C. Dufaza, P. Girard, S. Pravossoudovitch et M. Renovell, Rapport final, tâches WP1.2 et WP4.1, Contrat EEC-JESSI-EUREKA Project MEDEA AT406, 6 Janvier 2000.

D. Auvergne, S. Pravossoudovitch, F. Azais, N. Azemard, Y. Bertrand, C. Dufaza, P. Girard et M. Renovell, Rapport final, Version 1.1, Contrat EEC-JESSI-EUREKA Project MEDEA AT406, 8 Janvier 2001.

P. Girard, M. Renovell, S. Bernard, M.L. Flottes, C. Landrault, S. Pravossoudovitch, et B. Rouzeyre, Rapport technique de fin d’année, Contrat CEE ASSOCIATE A503 “Advanced Solutions for Innovative SOC Testing in Europe”, Programme MEDEA+, 25 Janvier 2002.

P. Girard, M. Renovell, S. Bernard, M.L. Flottes, C. Landrault, S. Pravossoudovitch, et B. Rouzeyre, Rapport technique intermédiaire, Contrat CEE ASSOCIATE A503 “Advanced Solutions for Innovative SOC Testing in Europe”, Programme MEDEA+, 19 Juillet 2002.

P. Girard, M. Renovell, S. Bernard, M.L. Flottes, C. Landrault, S. Pravossoudovitch, et B. Rouzeyre, Rapport technique de fin d’année, Contrat CEE ASSOCIATE A503 “Advanced Solutions for Innovative SOC Testing in Europe”, Programme MEDEA+, Janvier 2003.

P. Girard, N. Azemard et D. Auvergne, Premier rapport de management du projet (PMR1), Contrat CEE MARLOW “A Central Market Place for Dissemination of Low Power Microelectronics Design Knowledge”, Réseau Thématique, Programme IST-2001-37115, Deliverable R5.1, Avril 2003.

P. Girard, M. Renovell, S. Bernard, M.L. Flottes, C. Landrault, S. Pravossoudovitch, et B. Rouzeyre, Rapport technique intermédiaire, Contrat CEE ASSOCIATE A503 “Advanced Solutions for Innovative SOC Testing in Europe”, Programme MEDEA+, Juillet 2003.

N. Azemard, P. Girard et D. Auvergne, Premier rapport d’avancement du projet (PPR1), Contrat CEE MARLOW “A Central Market Place for Dissemination of Low Power Microelectronics Design Knowledge”, Réseau Thématique, Programme IST-2001-37115, Deliverable D5.2, Octobre 2003.

P. Girard, M. Renovell, S. Bernard, M.L. Flottes, S. Pravossoudovitch, et B. Rouzeyre, Rapport technique de fin d’année, Contrat CEE ASSOCIATE A503 “Advanced Solutions for Innovative SOC Testing in Europe”, Programme MEDEA+, Janvier 2004.

P. Girard et N. Azemard, Second rapport de management du projet (PMR2), Contrat CEE MARLOW “A Central Market Place for Dissemination of Low Power Microelectronics Design Knowledge”, Réseau Thématique, Programme IST-2001-37115, Deliverable R5.3, Avril 2004.

P. Girard, M. Renovell, S. Bernard, M.L. Flottes, S. Pravossoudovitch, et B. Rouzeyre, Rapport technique final, Contrat CEE ASSOCIATE A503 “Advanced Solutions for Innovative SOC Testing in Europe”, Programme MEDEA+, Juillet 2004.

P. Girard et N. Azemard, Second rapport d’avancement du projet (PPR2), Contrat CEE MARLOW “A Central Market Place for Dissemination of Low Power Microelectronics Design Knowledge”, Réseau Thématique, Programme IST-2001-37115, Deliverable D5.4, Août 2004.

P. Girard et N. Azemard, Troisième rapport de management du projet (PMR3), Contrat CEE MARLOW “A Central Market Place for Dissemination of Low Power Microelectronics Design Knowledge”, Réseau Thématique, Programme IST-2001-37115, Deliverable R5.5, Mai 2005.

P. Girard, S. Bernard, M.L. Flottes, C. Landrault, S. Pravossoudovitch, M. Renovell, B. Rouzeyre et A. Virazel, Rapport technique intermédiaire, Contrat NanoTEST 2A702, Programme CEE MEDEA+, Juin 2005.

P. Girard, S. Bernard, M.L. Flottes, C. Landrault, S. Pravossoudovitch, M. Renovell, B. Rouzeyre et A. Virazel, Rapport technique de fin d’année, Contrat NanoTEST 2A702, Programme CEE MEDEA+, Janvier 2006.

P. Girard, S. Bernard, M.L. Flottes, C. Landrault, S. Pravossoudovitch, M. Renovell, B. Rouzeyre et A. Virazel, Rapport technique intermédiaire, Contrat NanoTEST 2A702, Programme CEE MEDEA+, Juillet 2006.

P. Girard, S. Bernard, A. Bosio, M.L. Flottes, S. Pravossoudovitch, M. Renovell, B. Rouzeyre et A. Virazel, Rapport technique de fin d’année, Contrat NanoTEST 2A702, Programme CEE MEDEA+, Janvier 2007.

P. Girard, S. Bernard, A. Bosio, M.L. Flottes, S. Pravossoudovitch, M. Renovell, B. Rouzeyre et A. Virazel, Rapport technique intermédiaire, Contrat NanoTEST 2A702, Programme CEE MEDEA+, Juillet 2007.

P. Girard, S. Bernard, A. Bosio, M.L. Flottes, S. Pravossoudovitch, M. Renovell, B. Rouzeyre et A. Virazel, Rapport technique de fin d’année, Contrat NanoTEST 2A702, Programme CEE MEDEA+, Janvier 2008.

P. Girard, S. Bernard, A. Bosio, M.L. Flottes, S. Pravossoudovitch, M. Renovell, B. Rouzeyre et A. Virazel, Rapport technique intermédiaire, Contrat NanoTEST 2A702, Programme CEE MEDEA+, Juillet 2008.

P. Girard, S. Bernard, A. Bosio, L. Dilillo, M.L. Flottes, S. Pravossoudovitch, M. Renovell, B. Rouzeyre et A. Virazel, Rapport technique de fin de contrat, Contrat NanoTEST 2A702, Programme CEE MEDEA+, Janvier 2009.

P. Girard, S. Bernard, A. Bosio, L. Dilillo, M.L. Flottes, M. Renovell, B. Rouzeyre et A. Virazel, Rapport technique intermédiaire, Contrat TOETS, Programme CEE CATRENE, Juillet 2009.

P. Girard, S. Bernard, F. Azais, A. Bosio, L. Dilillo, G. Di Natale, M.L. Flottes, M. Renovell, B. Rouzeyre et A. Virazel, Rapport technique de fin d’année, Contrat TOETS CT 302, Programme CEE CATRENE, Janvier 2010.

P. Girard, S. Bernard, F. Azais, A. Bosio, L. Dilillo, G. Di Natale, M.L. Flottes, M. Renovell, B. Rouzeyre et A. Virazel, Rapport intermédiaire, Contrat TOETS CT 302, Programme CEE CATRENE, Juillet 2010.

P. Girard, S. Bernard, F. Azais, A. Bosio, L. Dilillo, G. Di Natale, M.L. Flottes, M. Renovell, B. Rouzeyre et A. Virazel, Rapport technique de fin d’année, Contrat TOETS CT 302, Programme CEE CATRENE, Janvier 2011.

P. Girard, S. Bernard, F. Azais, A. Bosio, L. Dilillo, G. Di Natale, M.L. Flottes, M. Renovell, B. Rouzeyre et A. Virazel, Rapport technique intermédiaire, Contrat TOETS CT 302, Programme CEE CATRENE, Juillet 2011.

P. Girard, S. Bernard, F. Azais, A. Bosio, L. Dilillo, G. Di Natale, M.L. Flottes, M. Renovell, B. Rouzeyre et A. Virazel, Rapport technique de fin d’année, Contrat TOETS CT 302, Programme CEE CATRENE, Janvier 2012.

P. Girard, S. Bernard, F. Azais, A. Bosio, L. Dilillo, G. Di Natale, M.L. Flottes, M. Renovell, B. Rouzeyre et A. Virazel, Rapport de fin de contrat, Contrat TOETS CT 302, Programme CEE CATRENE, Juin 2012.