<html>  	<head> 		<meta http-equiv="content-type" content="text/html;charset=iso-8859-1"> 		<meta name="generator" content="Adobe GoLive 4"> 		<title>MacFinder | Dossiers | Microprocesseurs : La Crois&eacute;e des Chemins</title> 		<meta name="author" content="(C) 1999-Y2K by Denis BAURAIN, Regis ROSTAGNI and Thomico SISOWATH"> 		<link href="stylesheet.css" rel="styleSheet" type="text/css"> 	</head>  	<body bgcolor="#f5f0ea" alink="black" vlink="black" link="black" text="black"> 		<h2><a href="http://www.macfinder.org/oldies/index.html"><img src="../images/minilogoa.gif" alt="" height="70" width="300" border="0"></a></h2> 		<h2>Microprocesseurs : La Crois&eacute;e des Chemins</h2> 		<p>Mac Mad Geek | 22/11/1999</p> 		<p><a href="#ssp"><span class="toclink">A l'origine &eacute;tait le Single Stream Parallelism</span></a><br> 			<a href="#tlp"><span class="toclink">Thread Level Parallelism</span></a><br> 			<a href="#epic"><span class="toclink">Explicitly Parallel Instruction Computing</span></a><br> 			<a href="#cmp"><span class="toclink">Chip Multi-Processing</span></a></p> 		<div class="note"> 			<p>NOTE : Dans un souci de lisibilit&eacute;, toutes les abbr&eacute;viations utilis&eacute;es dans cet article ont &eacute;t&eacute; regroup&eacute;es dans le <a href="#definitions">Lexique</a> qui se trouve &agrave; la fin de chaque page.</p> 		</div> 		<div class="text"> 			<h3>La Qu&ecirc;te du Graal</h3> 			<p>Les preux Chevaliers de l'Industrie des microprocesseurs sont donc r&eacute;unis autour de la Table Ronde du Microprocessor Forum pour converser de leur qu&ecirc;te du Graal : le parall&eacute;lisme. Car c'est lui, et lui seul, qui d&eacute;tient les cl&eacute;s du pouvoir et de la fortune. Dans cette recherche, trois directions diff&eacute;rentes ont &eacute;t&eacute; envisag&eacute;es : le <a href="#definitions">CMP</a>, pr&ocirc;n&eacute; par IBM, le <a href="#definitions">TLP</a> con&ccedil;u par Compaq et l'<a href="#definitions">EPIC</a> pr&eacute;conis&eacute; par Intel.</p> 			<h4><a name="ssp"></a>A l'origine &eacute;tait le Single Stream Parallelism</h4> 			<p>A la fin des ann&eacute;es '90, tous les concepteurs de microprocesseurs avaient gagn&eacute; le premier d&eacute;fi de leur qu&ecirc;te : leurs processeurs &eacute;taient devenus superscalaires et pouvaient ex&eacute;cuter plusieurs instructions en un seul cycle d'horloge.</p> 			<p>Pour r&eacute;aliser cela, les instructions &eacute;taient achemin&eacute;es dans des tunnels appel&eacute;s pipelines de plusieurs &eacute;tages (stages), puis ex&eacute;cut&eacute;es simultan&eacute;ment, chaque niveau &eacute;tant capable d'ex&eacute;cuter une micro-instruction (<a href="g4'.html"><span class="sitelink"><span class="bluelink">G4 : Le second Souffle</span></span></a>). Cette technologie est appel&eacute;e Single Stream Parallelism, parall&eacute;lisme &agrave; flux unique. On pourrait croire qu'il suffit d'augmenter le nombre de niveaux pour augmenter le nombre d'instructions ex&eacute;cut&eacute;es simultan&eacute;ment. C'est exact, mais il existe trois limites :</p> 			<ul> 				<li>le niveau au-del&agrave; duquel on ne peut plus simplifier une instruction donn&eacute;e ; 				<li>le nombre d'unit&eacute;s fonctionnelles n&eacute;cessaires pour ex&eacute;cuter ces instructions ; 				<li>la complexit&eacute; de gestion des m&eacute;canismes de synchronisation des instructions. 			</ul> 			<p>Les premiers processeurs <a href="#definitions">RISC</a> &eacute;tant apparus au d&eacute;but des ann&eacute;es '80, la technologie a pr&egrave;s de vingt ans : c'est une &eacute;ternit&eacute; en informatique. Rapport&eacute;e &agrave; la loi de Moore (le fondateur d'Intel) qui veut que les g&eacute;n&eacute;rations de processeurs se succ&egrave;dent les unes aux autres tous les dix-huit mois en doublant chaque fois les performances, il y a eu treize g&eacute;n&eacute;rations de microprocesseurs RISC. C'est largement suffisant pour atteindre les limites. Si les PowerPC poss&egrave;dent encore une certaine marge d'&eacute;volution en termes de <a href="#definitions">SSP</a> (le 7400 rev 2 ne poss&egrave;de qu'un pipeline de 7 niveaux), il n'en &eacute;tait pas de m&ecirc;me pour ses concurrents qui d&egrave;s le Microprocessor Forum d'octobre 1999 avaient annonc&eacute; leurs projets.</p> 			<center> 				<p class="links"><a href="#">Haut de Page</a></p> 			</center> 			<h4><a name="tlp"></a>Thread Level Parallelism</h4> 			<p>Pour contourner les limites impos&eacute;es par le SSP, Compaq a imagin&eacute; une architecture originale qui contiendrait quatre processeurs virtuels dans une seule et unique puce.</p> 			<p>Elle obtient ce r&eacute;sultat notamment gr&acirc;ce &agrave; des techniques in&eacute;dites de pr&eacute;-chargement des instructions et des donn&eacute;es, ainsi que de r&eacute;organisation (mapping). D&eacute;voil&eacute;e en 1999, la production du EV-8 d&eacute;butera en 2002 et les premi&egrave;res stations qui en seront &eacute;quip&eacute;es devraient voir le jour en 2003.</p> 			<center> 				<p><img height="216" width="405" src="../images/oct2000/oct1.gif"></p> 				<p class="links"><a href="#">Haut de Page</a></p> 			</center> 			<h4><a name="epic"></a>Explicitly Parallel Instruction Computing</h4> 			<p>Jamais en reste pour se d&eacute;marquer de la concurrence, Intel a inaugur&eacute;, avec Itanium (alias Merced), la premi&egrave;re g&eacute;n&eacute;ration des processeurs EPIC.</p> 			<p>Malgr&eacute; la terminologie qui se veut originale, les techniques utilis&eacute;es dans ce processeur restent tout de m&ecirc;me bas&eacute;es sur une vieille recette RISC : un pipeline de 10 niveaux autorisant jusqu'&agrave; 20 op&eacute;rations simultan&eacute;es dans les calculs en virgule flottante en simple pr&eacute;cision. Itanium s'appuie donc encore sur le SSP.</p> 			<center> 				<p><img height="232" width="310" src="../images/oct2000/oct2.gif"></p> 			</center> 			<p>Pour en repousser les limites, Intel s'appuie sur la technique <a href="#definitions">VLIW</a> qui consiste &agrave; regrouper les instructions de haut niveau par paquets de 6, puis de les d&eacute;coder et de les stocker dans d'&eacute;normes registres, puis de les ex&eacute;cuter simultan&eacute;ment gr&acirc;ce aux 10 unit&eacute;s fonctionnelles embarqu&eacute;es.</p> 			<p>L'originalit&eacute; du concept VLIW est qu'il constitue un virage &agrave; 180&deg; par rapport &agrave; l'un des principes fondamentaux de la technologie <a href="#definitions">CISC</a>. Ce principe consistait &agrave; simplifier les programmes et les compilateurs et &agrave; faire supporter par le microprocesseur la complexit&eacute; de codage et d'ex&eacute;cution des instructions. Or, d&eacute;j&agrave; infiniment complexe dans son architecture, l'Itanium donne en plus au compilateur le r&ocirc;le de regroupement, d'ordonnancement et de synchronisation des instructions, fonctions jusque l&agrave; assum&eacute;es par le microcode du processeur.</p> 			<center> 				<p class="links"><a href="#">Haut de Page</a></p> 			</center> 			<h4><a name="cmp"></a>Chip Multi-Processing</h4> 			<p>Illustr&eacute;e par IBM avec son Power4, le CMP consiste &agrave; int&eacute;grer plusieurs processeurs sur une m&ecirc;me puce. Le Power4 est en fait deux Power3 quelque peu am&eacute;lior&eacute;s int&eacute;gr&eacute;s dans un seul et unique microprocesseur. Par rapport au multiprocessing classique, qui consiste &agrave; int&eacute;grer plusieurs processeurs sur une carte m&egrave;re, cette technologie permet d'&eacute;viter de co&ucirc;teux sous-syst&egrave;mes de bus m&eacute;moire reliant les processeurs entre eux, proc&eacute;d&eacute;s qui offrent de toutes mani&egrave;res une bande passante bien moins &eacute;lev&eacute;e que des &eacute;changes entre composants sur une m&ecirc;me puce.</p> 			<p>Cette solution inaugur&eacute;e par IBM fait des &eacute;mules. En effet, &agrave; part Motorola qui annonce un G5 (PowerPC 7500) comportant 2 G4, AMD vient &eacute;galement d'annoncer que SledgeHammer, le K8, sera constitu&eacute; de deux K7.</p> 			<p>A la fin de l'ann&eacute;e 1999, Apple appuyait sa campagne de lancement de ses mod&egrave;les G4 sur la notion de &quot;super-ordinateur&quot; car le PowerPC 7400 d&eacute;passait le milliard d'op&eacute;rations en virgule flottante &agrave; la seconde (Gflop). Aujourd'hui, avant m&ecirc;me que ne se r&eacute;alisent les promesses de ce Forum, cette limite est d&eacute;pass&eacute;e par tous les principaux acteurs : Itanium est annonc&eacute; &agrave; 6 Gflop (en peek, soit en valeur maximale, mais Intel ne donne aucun chiffre en valeur moyenne), le PowerPC 7400 rev 2 &agrave; 800 Mhz d&eacute;passe les 2 Gflop en moyenne et le K7 atteint 1,5 Gflop &agrave; 1,4 Ghz.</p> 			<p>Vivement 2001 qui verra appara&icirc;tre le G5, le SledgeHammer, et -- peut-&ecirc;tre -- des prototypes de McKinley, le successeur d&eacute;sign&eacute; d'Itanium. Au fait, combien d'applications tournent-elles d&eacute;j&agrave; en natif sur Itanium ?</p> 			<p>La suite prochainement...</p> 			<p class="author">Mac Mad Geek</p> 			<center> 				<p class="links"><a href="#">Haut de Page</a></p> 			</center> 			<h4><a name="definitions"></a>LEXIQUE</h4> 			<dl> 				<dt><span class="bluelink">CPU</span> : Central Processing Unit 				<dd>Microprocesseur central pour le distinguer des autres microprocesseurs affect&eacute;s &agrave; d'autres t&acirc;ches : vid&eacute;o, r&eacute;seau, entr&eacute;es/sorties, gestion des bus, etc... 				<dt><span class="bluelink">ALU</span> : Arithmetic Logical Unit 				<dd>Unit&eacute; de traitement des op&eacute;rations sur les entiers. 				<dt><span class="bluelink">FPU</span> : Floating Point Unit 				<dd>Unit&eacute; de traitement des op&eacute;rations en virgule flottante. 				<dt><span class="bluelink">L/SU</span> : Load/Store Unit 				<dd>Unit&eacute; de chargement des registres. 				<dt><span class="bluelink">BU</span> : Branch Unit 				<dd>Unit&eacute; fonctionnelle charg&eacute;e de g&eacute;rer les branchements. 				<dt><span class="bluelink">CISC</span> : Complex Instruction Set Computer 				<dd>Processeur &agrave; jeu d'instructions complexe. 				<dt><span class="bluelink">RISC</span> : Reduced Instruction Set Computer 				<dd>Processeur &agrave; jeu d'instructions r&eacute;duit. 				<dt><span class="bluelink">CMP</span> : Chip Multi-Processing 				<dd>Microprocesseur embarquant plusieurs processeurs. 				<dt><span class="bluelink">TLP</span> : Thread Level Multi-Processing 				<dd>Technique permettant &agrave; un processeur de se comporter comme plusieurs processeurs. 				<dt><span class="bluelink">ILP</span> : Instruction Level Processing 				<dt><span class="bluelink">SSP</span> : Single Stream Parallelism 				<dt><span class="bluelink">VLIW</span> : Very Long Instruction Word 				<dd>Ex&eacute;cution d'instructions par paquets. 				<dt><span class="bluelink">EPIC</span> : Explicitly Parallel Instruction Computing 				<dd>Pour le distinguer du RISC qui est implicite. 			</dl> 			<center> 				<p class="links"><a href="#">Haut de Page</a></p> 			</center> 		</div> 	<div> <p>MacFinder | (C) 1999-2002 par <a href="mailto:denis@macfinder.org" title="Ecrire &agrave; Bob Morane">Denis BAURAIN</a>, <a href="mailto:regis@macfinder.org" title="Ecrire &agrave; Slayer">R&eacute;gis ROSTAGNI</a> et <a href="mailto:thomico@macfinder.org" title="Ecrire &agrave; Thomico">Thomico SISOWATH</a>.</p> </div> </body>  </html> 
