Journée 20 octobre 2017 au LIP6 SOC à L'UPMC

La prochaine journée du GT OSI aura lieu le 20 octobre prochain dans les locaux du LIP6 à Paris, tour 24-25 salle 405.

Vous trouverez le programme ci-après.

Il reste de la place pour ajouter quelques présentations ; si vous êtes intéressés n’hésitez pas à contacter Lilia Zaourar.

La participation à la journée est gratuite, mais l'inscription est obligatoire pour des raisons d'organisation (en particulier pour le repas de midi).  Pour vous inscrire, il suffit d’écrire à Lilia Zaourar.

Nous espérons vous accueillir nombreux le 20 octobre prochain !

Cordialement,

Lilia

 

PROGRAMME DE LA MATINEE (10h - 12h00)

10h-10h30 : Lilia Zaourar (CEA LIST DACLE LCE Paris Saclay) : Accueil des participants et introduction à la journée.

 

10h30-11h :  Ahcène Bounceur (Lab Sticc)

Titre de l'exposé : Distributed Leader Election in Wireless and IoT Networks
Résumé :
The Leader Election is a real challenge in Wireless Sensor and IoT networks since it depends on the nature of the application domain and the energy consumption. In the case of real time applications, the choice will be based on the speed of election, and in the case where the time is not important, the choice will be based on the energy consumption. The Minimum Finding Algorithm is one of the classical algorithms allowing to elect such a node. In this algorithm, each node sends its value in a broadcast mode each time a better value is received. This process is very energy consuming and not reliable since it may be subject to an important number of collisions and lost messages. In this talk, we propose four new algorithms: 1) LOGO (Local Minima to Global Minimum), 2) BROGO (Branch Optima to Global Optimum), 3) DoTRo (Dominating Tree Routing) and 4) WBS (Wait-Before-Starting). These algorithms are based on simple routing protocols and they are more reliable since they require a small number of broadcast messages and a reduced number of nodes that send broadcast messages at the same time. The obtained results show that the proposed algorithms can reduce the energy consumption with rates that can exceed 94% compared with the classical Minimum Finding Algorithm. Finally, we will demonstrate on the CupCarbon simulator how to use the proposed algorithms to determine the starting node of a network required to run the D-LPCN algorithm.

 

11h-11h30 : Dehia Ait Ferhat (Mentor Graphics/G-SCOP)

Titre de l'exposé : Dynamic programming for generalized coloring problems arising in manufacturing of integrated circuits.
Résumé :
Manufacturing of integrated circuits is based mainly on the Lithography process. The cost of manufacturing of vias (tunnels connecting different layers of the circuit) is related to the number of steps during lithography process. Reducing the number of steps for a given new technology (Directed Self Assembly) is equivalent to minimizing the number of colors for a generalization of graph-coloring.

The arising mathematical problem is NP-hard. However, the structure of the graphs from the application lead to sparse graphs. In this talk, we present how dynamic programming is used to solve the generalized graph coloring problem and show some results on instances from industry.

 

11h30-12h : Khadija Hadj Salem (TIMA)

Titre de l’exposé : Modélisation et Résolution de Problèmes d'Optimisation Issus d'une Application pour les Systèmes de Vision Embarquée
Résumé :
La gestion des accès mémoires a un impact significatif sur la performance et la consommation d’énergie des systèmes de vision embarquée en particulier la conception des circuits de traitement d’image.  Dans cet exposé, nous présentons une application de la recherche opérationnelle (RO) visant l'amélioration de ces paramètres dans un générateur de hiérarchies mémoires dénommé Memory Management Optimization (MMOpt). Notre démarche consiste ainsi à mettre en œuvre des outils de modélisation et des méthodes de résolution pour des problèmes spécifiques rencontrés dans l'effort d'optimisation du fonctionnement des unités de traitement d'image générées par l'outil MMOpt. Nous présentons aussi les différents résultats numériques obtenus sur des jeux de tests créés à partir de données réelles.

 

12h-14h repas

 

PROGRAMME DE L’APRES MIDI (14h - 16h00)

14h-14h30 : Kevin Matin (Lab Sticc)

Titre de l’exposé : Move Based Algorithm for Runtime Mapping of Dataflow Actors on Heterogeneous MPSoCs
Résumé :
Considering the evolution towards highly variable data flow applications based on an increasing impact of dynamic actors, we must target at runtime the best matching between dataflow graphs and heterogeneous multiprocessor platforms. Thus the mapping must be dynamically adapted depending on data and on communication loads between the computation cores. This is typically the case for mobile devices that run multimedia applications. The problem of mapping a dataflow application, e.g. a network of computational actors, on a multiprocessor platform can be modeled as a problem of partitioning where the cells are the dataflow actors and the partitions are the processors. While the benefit of executing a computational part by one processor rather than another one is usually well shown, the migration overhead is also usually not considered. This paper presents a dynamic mapping algorithm that is performed at runtime, based on a single-move possibility that jointly considers the cost and benefit of possible migrations. The method is first applied on a set of randomly generated benchmarks with different features and different scenarios. Then it is applied to a MPEG4 simple profile video decoder with different input sequences. The results systematically show that the runtime mapping significantly improves the initial mapping. It is fast enough to be executed at runtime in order to track the best mapping according to data variations. The other observation is that not considering the migration cost of the new mapping could lead to worst performance than the original one.

 

14h30-15h : Massinissa Ait Aba (CEA LIST DACLE LCE)

Titre de l'exposé : Optimisation de l'énergie et de la performance d'applications sur des micro-serveurs hétérogènes
Résumé :
Notre vie quotidienne nécessite des calculs massifs importants sur les ordinateurs HPC (calculs physiques, données médicales, météo...) et les centres de données (recherches Google, Facebook...). Afin de traiter ces charges de travail évolutives, les micro-serveurs sont un format émergeant conçus pour traiter des applications de type scale out. Pour répondre au mieux aux exigences des marchés, l’hétérogénéité de ces systèmes devient une tendance croissante pour satisfaire les contraintes d’énergie et gérer la puissance de calcul dans la conception et la gestion des micro-serveurs. Le rapport performance par watt est donc devenu un critère d’optimisation important. Face à la complexité des applications et des architectures, il devient de plus en plus difficile de distribuer les tâches d’une application parallèle de manière efficace. Plus qu’un simple problème d’équilibrage de charge, l’hétérogénéité conduit à considérer les techniques d’ordonnancement pour tenir compte des spécificités des différentes ressources de calcul. L’objectif de ce travail est de déterminer un ordonnancement des tâches d’une application parallèle sur l’ensemble des ressources hétérogènes du système. Nous cherchons de minimiser à la fois le temps d’exécution total (makespan) et l’énergie totale du système. Nous avons étudié la complexité du problème et nous avons proposé des heuristiques pour des cas particuliers avec des expérimentations numériques.

 

15h-15h30 : François Galea (CEA LIST DACLE LCE)

Titre de l'exposé : Partitionnement 3D de Circuits Intégrés
Résumé :
Dans de flot de conception de circuits intégrés, le problème de placement/routage de réseau de cellules interconnectées (netlist) est une étape déterminante dans l’efficacité de fonctionnement de la puce. L’optimisation de la localité des différentes cellules permet la diminution des longueurs des fils entre cellules, ce qui a un impact positif sur la consommation d’énergie, la sensibilité aux interférences et la fréquence d’horloge maximale du circuit. De récentes innovations technologiques d’intégration permettent de superposer plusieurs couches de silicium. Cela permet l’augmentation de la densité surfacique du circuit et apporte la possibilité de réduire les longueurs de fils par l’utilisation de vias 3D, liens très courts permettant de relier directement deux cellules situées sur deux couches différentes. Dans ce contexte, nous présentons un modèle de bi-partitionnement spécifique issue d’un framework de partitionnement 3D pour la technologie CoolCube™ du CEA. La fonction objectif à minimiser tend à équilibrer la répartition sur les deux couches des cellules interconnectées par un même fil, en privilégiant l’utilisation d’un via 3D pour relier les deux plus grandes cellules et réduire la longueur totale du fil. Par rapport au problème de partitionnement min-cut classique, nous ne cherchons pas à minimiser la coupe entre les deux partitions, mais une répartition qui tend au contraire à couper les sections les plus longues de chaque fil. Nous résolvons ce problème sur quelques cas réels à l’aide d’une méthode de recuit simulé.

 

15h30-16h Discussion, vie du groupe de travail et clôture de la journée