1.            Revues

[1] -     B. ROUZEYRE, T. EZZEDINE, G. SAGNES

"Operators allocation in the silicon compiler SCOOP"

"INTEGRATION The VLSI Journal". Vol.8. No 2. Nov.1989. pp : 99-109

[2] -     C. VIAL, B. ROUZEYRE

"Hardware/software co-synthesis : Modelling and Synthesis of interfaces using interpreted Petri nets"

CIEM: Current Issues in Electronic Modeling,"Hardware/software codesign and coverification", Vol. 8, December 1996, pp. 35-53.

[3] -     M.L. FLOTTES, D.HAMMAD, B.ROUZEYRE

"Improving Testability of Non-Scan Designs during Behavioral Synthesis"

Jetta "Journal of Electronic Testing : Theory and Applications", Vol. 11, Num. 12, Août 1997, pp: 29-42. Kluwer Academic Pub. ISSN 0923-8174.

[4] -     VIAL C., ROUZEYRE B.,

"Cosynthèse matériel/logiciel : Modélisation et synthèse des circuits d'interface"

CODESIGN : Conception Conjointe Logiciel-Matériel, Collection Technique et Scientifique des Télécommunications,  Eyrolles, juin 1998, pp. 125-146.

[5] -     D. BERTHELOT, M.L. FLOTTES, B.ROUZEYRE

"BISTing Datapaths under Heterogeneous Test Schemes "

Jetta "Journal of Electronic Testing: Theory and Applications", Vol. 14, Avril-Mai 1999, pp: 115-123. Kluwer Academic Pub.

[6] -     BERTHELOT D., flottes m.L., rouzeyre b.

A method for trading off test time, area and fault coverage in datapath BIST synthesis,

Journal of Electronic Testing (JETTA), Vol. 17, n° 3/4, June/August, 2001, pp. 331-339.

[7] -     M.L. FLOTTES, B. ROUZEYRE, L. VOLPE

"Improving Dadapath Testability by Modifying Controller Specification",

VLSI DESIGN: An International Journal of Custom-Chip Design, Simulation and testing, Gordon and Breach Publishing, Vol. 15, n° 2, pp. 491-498, 2002

2.            Colloques internationaux avec actes et comité de lecture

[8] -     R. ALALI, C. HERAUD, B. ROUZEYRE

"SACILAM : une méthodologie interactive de conception hiérarchisée de systèmes logiques complexes"

Actes de la 4ème Conférence Européenne sur la CFAO et l'infographie - MICAD 85. Paris, Mai 1985, pp: 235 - 248.

[9] -     B. ROUZEYRE, R. ALALI

"Dessin automatique de schémas"

Proceedings of the IASTED International Symposium on Computer Aided Design and Applications. Paris, 18 juin 1985, pp : 184-188. Actes publiés par Acta-Press.

[10] -    B. ROUZEYRE, R. ALALI

"Automatic drawing of logic systems".

Proceedings of the IEEE conference on "Computer-Aided Technologies : Compint 85.Montréal, Septembre 1985, pp : 414-420.

[11] -    L.F.C. LEW YAN VOON, B. ROUZEYRE

"L.D.C.C. : Langage de description de circuits" : A Behavioral Description Language for Circuit Specification.

Proceedings of the 7th IASTED International Symposium on Applied Informatics. Grindenwald, Suisse , 8-10 Février 1989, pp : 151-154, Actes publiés par Acta-Press.

[12] -    B. ROUZEYRE, T. EZZEDINE, G. SAGNES

"CAD for ASIC architecture"

Proceedings of the ISSSE'89. Erlangen, RFA, 18-20 Septembre 1989. pp : 621-624. Actes publiés par l'Union Radio-Scientifique Internationale.

[13] -    G. TARROUX, B. ROUZEYRE, G. SAGNES

"A partitionning method for micro-controller like FMSs".

Proceedings of the ISMM. Lugano. Suisse. 19-21 Juin 1990, pp : 247-251. Actes publiés par Acta-Press.

[14] -   - F. MONTEIRO, B. ROUZEYRE, G. SAGNES

"High Level Synthesis : a data path partitionning method dedicated to speed enhancement".

Proceedings of the IEEE EDAC 91 : 2nd European Design Automation Conference. Amsterdam, 25-28 Février 1991, pp : 123-128.

[15] -   G. TARROUX, B. ROUZEYRE, G. SAGNES

"Optimization of micro-controllers by partitionning".

Proceedings of the IEEE EDAC 91 : 2nd European Design Automation Conference. Amsterdam, 25-28 Février 1991., pp 368 - 373

[16] -   B. ROUZEYRE, G. SAGNES

"Memory area minimization by hierarchical clustering in high level synthesis".

Fifth international IFIP workshop on high level synthesis. pp : 29-36, Bülherhöhe. Allemagne. 3-6 Mars 1991.

[17] -   B. ROUZEYRE, G. SAGNES

"A new method for the minimization of memory area in high level synthesis".

Proceedings of the ACM/IEEE EURO-ASIC 91, Paris, 28-31 Mai 1991.

[18] -   B. ROUZEYRE, G. SAGNES, G.TARROUX

"A structural optimization method for symbolic FSMs".

Proceedings of EDAC 92 : 3rd European Design Automation Conference. Bruxelles 16-18, Mars 1992.

[19] -   M.L. FLOTTES, D.HAMMAD, B.ROUZEYRE

"Implementation of a data -path concurrent test method form high level specification".

Open ARCHIMEDES Workshop on "Synthesis-Architectural Testability Support". Montpellier, 2-3 Juillet 1993, pp : 49-53

[20] -   M.L. FLOTTES, D.HAMMAD, B.ROUZEYRE

"A concurrent testability technique for automatically synthesized cicuits".

Proceedings 1st IEEE Asian Pacific Conference on Hardware Description Languages and Applications. Brisbane, Australie, Décembre 1993, pp: 244-254 .

[21] -   B.ROUZEYRE, D.DUPONT

"An adaptative control scheme for non-pipelined automatically synthesized circuits".

IFIP Workshop on Logic and Architecture Synthesis. Dec 6-8 1993. Grenoble. pp: 243-247.

[22] -   B.ROUZEYRE, D.DUPONT, G.SAGNES

"Component Selection, Scheduling and Control Schemes for High Level Syntheisis".

Proceedings of the IEEE ED&T94 : The European Design and Test Conference 1994. Paris 1994. pp: 482-489.

[23] -   M.L. FLOTTES, D.HAMMAD, B.ROUZEYRE

"Automatic Synthesis of BISTed Data Paths from High Level Specification"

Proceedings of the IEEE ED&T94 : The European Design and Test Conference 1994. Paris 1994. pp: 591-598.

[24] -   M.L. FLOTTES, D.HAMMAD, B.ROUZEYRE

"A Synthesis Scheme for Easily Testable Datapaths"

STC 95 : II Archimedes Workshop on Synthesis of Testable Circuits, 10 Février 1995. pp : 9-18.

[25] -   M.L. FLOTTES, D.HAMMAD, B.ROUZEYRE

"High-Level Synthesis for Easy Testability"

Proceedings of the IEEE ED&TC95 : The European Design and Test Conference 1995. Paris 1995. pp: 198-206.

[26] -   C. LANDRAULT, M.L. FLOTTES, B. ROUZEYRE

"Is High level test synthesis just design for test ?"

Proceedings of the ITC 95 : International Test Conference Washingtion D.C., USA, Octobre 21-25, 1995, pp: 294.

[27] -   VIAL C., ROUZEYRE B.

"Communication modeling in a codesign environment",

IWLAS'96-IFIP "Logic and Architecture Synthesis", Grenoble, France, 16-18 Décembre 1996.

[28] -   M.L. FLOTTES, R. PIRES, B. ROUZEYRE

"Analyzing Testability from Behavioral to RT Level"

ED&TC 97 : IEEE European Design and Test Conference (EDAC-ETC-EUROASIC), Paris, France, 17-20 Mars, 1997, pp158-165.

[29] -   JR. AMAZONAS, M. STRUM, J.V. DO VALE NETO, W.J. CHAU, B. ROUZEYRE, M.L. FLOTTES

"Built-In Self Test & High-Level Synthesis"

Brasilian Microelectronic Conference, 17-20 Juillet 1997, pp: 217-220

[30] -   JR AMAZONAS, M. STRUM, J.V. DO VALE NETO, W.J. CHAU, B ROUZEYRE, ML FLOTTES

"Data Path Functional Units BIST Plan Optimization: A Study-Case"

SBCCI'97 : X Brazilian Symposium on Integrated Circuit Design, Gramado, RS, Brésil, 25-27 Août 1997; pp:185-194

[31] -   J.R. AMAZONAS, B. ROUZEYRE, M.L. FLOTTES

"Development of a Homogenous Test Scheme for Bus-based and Multiplex-based Data Path Architecture"

ICVC'97 : IEEE 5th International Conference On VLSI and CAD, Séoul, Corée, 13-15 Octobre 1997, pp: 112-119

[32] -   M.L. FLOTTES, R. PIRES, B. ROUZEYRE , L. VOLPE

"Scanning Datapaths : a Fast and Effective Partial Scan Selection Technique"

DATE 98 : IEEE Design, Automation and Test in Europe (ex ED&TC), Paris, France, 23-26 Févier, 1998, pp: 921-922.

[33] -   M.L. FLOTTES, R. PIRES, B. ROUZEYRE , L. VOLPE

"Low Cost Partial Scan Design :A High Level Synthesis Approach"

VTS 98 : IEEE VLSI Test Symposium, Monterey , USA, May, 1998, pp. 332-340.

[34] -   ROUZEYRE B., FLOTTES M.L.,

"Synthesis for testability"

SAME'98: Sophia-Antipolis Forum on MicroElectronics, Technical Conference Proceedings, October 29th, 1998, pp. 57-59.

[35] -   FLOTTES M.L., PIRES R., ROUZEYRE B.

"Alleviating DFT cost using testability driven HLS"

ATS'98: IEEE 7th Asian Test Symposium, Singapore, December 2-4, 1998, pp. 46-51.

[36] -   FLOTTES M.L., PIRES R., ROUZEYRE B.

"Datapath testability improvement through ad hoc controller modifications"

HLDVT'98: IEEE International High Level Design Validation and Test Workshop, La Jolla, CA-USA, November 12-14, 1998, pp. 109-114.

[37] -   FLOTTES M.L., ROUZEYRE B., VOLPE L.

"Resynthesizing controllers for high testability improvements"

SAME'99: 2nd Edition Sophia Antipolis Forum on MicroElectronics, Sophia-Antipolis, France, October 22nd  1999, pp. 28-31.

[38] -   BERTHELOT D., FLOTTES M.L., ROUZEYRE B.

"A two steps RT datapath BISTing method"

DCIS'99: 14th Conference on Design of Circuits and Integrated Systems, Palma de Mallorca, Spain, November 16-19, 1999, pp. 671-676.

[39] -   FLOTTES M.L., ROUZEYRE B., VOLPE L.

"A Controller resynthesis based method for impropving datapath testability"

ISCAS2000 : IEEE International Symposium on Circuits and Systems, Genève, Mai 28-31, 2000. pp. 1347-1350..

[40] -   BERTHELOT D., FLOTTES M.L., ROUZEYRE B.

"A method for trading off test time, area and fault coverage in BIST synthesis"

ETW'00 : IEEE European Test Workshop, Cascais, Portugal, May 23-26, 2000, pp. 219-224.

[41] -    BERTHELOT D., FLOTTES M.L., ROUZEYRE B.

"BISTing Datapaths at behavioral level"

ITC'00: International Test Conference, Atlantic City, Octobre 3-5, 2000, pp. 672-680.

[42] -   BERTHELOT D., FLOTTES M.L., ROUZEYRE B.,

Multi criteria system level BIST insertion,

DCIS'00 : 15th Conference on Design of Circuits and Integrated Systems, Montpellier, France, November 21-24, 2000, pp. 452-458.

[43] -   CIESIELSKI M., KALLA P., ZENG Z., ROUZEYRE B

Taylor expansion diagrams: a new representation for RTL verification,

HLDVT’01: 6th Annual IEEE International Workshop on High Level Design Validation and Test, Monterey, CA, USA, November 7-9, 2001, pp. 70-75.

[44] -   FLOTTES M.L., POUGET J., ROUZEYRE B.,

Sessionless test scheme: Power-constrained test scheduling for system-on-a-chip,

VLSI-soc’01 : 11th IFIP International Conference on Very Large Scale Integration, Montpellier, France, December 3-5, 2001, pp. 105-110.

[45] -   FLOTTES M.L., POUGET J., ROUZEYRE B.,

Test scheduling under power constraints for SoCs,

SAME’01 : 4th Edition, Sophia Antipolis, France, November 14-15, 2001, pp. 62-64.

[46] -   ZENG Z, CIESIELSKI M , ROUZEYRE B.

Functional test generation using constraint logic programming,,

VLSI-soc’01 : 11th IFIP International Conference on Very Large Scale Integration, Montpellier, France, December 3-5, 2001, pp. 133-138.

[47] -   FLOTTES M.L., POUGET J., ROUZEYRE B,

A heuristic for test scheduling at system level,

DATE’02 : Design Automation and Test in Europe, Paris, France, March 4-8, 2002, p. 1124.

[48] -   FLOTTES M.L., POIRIER R., rouzeyre b.,

A simple and effective compression scheme for test pins reduction,,

HLDVT’02: 7th Annual IEEE International Workshop on High Level Design Validation and Test, Cannes, France, October 27-29, 2002, pp. 165-168.

[49] -   RAHIM S., rampon j., rouzeyre b., torres l.,

Loop problem in sequential equivalence checking,

SAME’02: 5th Edition on Sophia Antipolis Forum on MicroElectronics, Sophia-Antipolis, France, October 9-10, 2002, pp. 52-57.

3.            Ouvrages

[50] -   B. ROUZEYRE, D. DUPOND

"Logic and architecture synthesis"

Chapman & HALL, chapitre "Behavioral synthesis : control schemes in question", pp : 223-229, 1995. Edité par G. Saucier.

[51] -   ROBERT M., rouzeyre b., piguet c., flottes M.L. éditeurs,

SOC Design Methodologies,

Kluwer Academic Publishers, ISBN: 1-4020-7148-5, 11th International Conference on Very Large Scale Integration of Systems-on-Chip (VLSI-SOC’01), Montpellier, France, December 3-5, 2001.

[52] -   flottes m.L., pouget j., rouzeyre b.,

Chapitre Power-constrained test scheduling for SoCs under a “no session” scheme,

SOC Design Methodologies, 11th International Conference on Very Large Scale Integration of Systems-on-Chip, Kluwer Academic Publishers, ISBN: 1-4020-7148-5, Montpellier, France, 2002, pp. 401-412.

[53] -   zeng z., ciesielski m., rouzeyre b.,

Chapitre Functional test generation using constraint logic programming,

SOC Design Methodologies, 11th International Conference on Very Large Scale Integration of Systems-on-Chip, Kluwer Academic Publishers, ISBN: 1-4020-7148-5, Montpellier, France, 2002, pp. 375-386.

4.            Colloques nationaux avec actes

[54] -   T. EZZEDINE, B. ROUZEYRE, G. SAGNES

"Génération automatique des automates de contrôle de VLSI"

Compte rendu des Journées GCIS, annexe à la note d'information No. 44 (bilan des actions), 18 et 19 Mai 1987.

[55] -   B. ROUZEYRE, G. SAGNES, T. EZZEDINE

"Présentation de l'implantation informatique de la chaîne de génération des automates de contrôle de VLSI".

 Compte rendu des Journées GCIS, annexe à la note d'information No. 46 (bilan d'études, axe conception et CAO), 4 et 5 mai 1988.

[56] -   B. ROUZEYRE, G. SAGNES, T. EZZEDINE

"De la conception d'un circuit à la compilation d'architecture".

Compte rendu des Journées GCIS, annexe à la note d'information No. 49 (bilan d'études, axe conception et CAO) , Toulouse, 14-16 juin 1989.

[57] -   G. TARROUX, B. ROUZEYRE, G. SAGNES

"Synthèse d'architectures : conception et optimisation par partitionnement de micro-séquenceurs"

Compte rendu des Journées GCIS des 7-8 juin 1990.

[58] -   F.MONTEIRO, B.ROUZEYRE, G.SAGNES

"Amélioration des performances de circuit par partitionnement des chemins de données".

Compte rendu des Journées GCIS des 6-7 juin 1991.

[59] -   D.DUPONT, F.MONTEIRO, B.ROUZEYRE, G.SAGNES

"Partitionnement de chemins de données en synthèse d'architectures de circuits intégrés".

Compte rendu "Journée CAO pour l'architecture du PRC-GDR ANM" . 1 Juin 1993. pp :28-37

[60] -   H.BOUTAMINE, D.DUPONT, F.MONTEIRO, B.ROUZEYRE

"Découpage dynamique des chemins de données pour le renforcement du parallélisme en synthèse d'architecture de circuits intégrés dédiés"

1er congrès biennal de l'association française des sciences et technologies de l'information et des systèmes ". AFCET 93". Versailles 8-10 Juin 1993. pp : 11-20, T2.

[61] -   C. VIAL, B. ROUZEYRE

"Co-synthèse Matériel/Logiciel : Modélisation et Synthèse des circuits d'interface".

Colloque CNET Codesign 25 Juin 1996. pp :33-42

[62] -    C. VIAL, B. ROUZEYRE.

"Codesign : du partitionnement à la synthèse des communications"

Colloque GDR-CAO, Villard-de-Lans 15-17 Janvier 1997

[63] -   R.PIRES, M.L. FLOTTES, B.ROUZEYRE

"Analyse de Testabilité pour Synthèse d'Architectures Testables"

Colloque CAO de circuits intégrés et systèmes, Grenoble(Villard de Lans), 15-17 janvier 1997, pp 230-233.

[64] -   flottes m.L., pouget j., rouzeyre b.,

Une nouvelle heuristique pour le test des systèmes intégrés sur puce,

Troisième Colloque du GDR CAO de circuits et systèmes intégrés, Paris, France, 15-17 mai 2002, pp. 39-42.

5.            Colloques internationaux sans actes ou actes à diffusion restreinte

[65] -   M.L. FLOTTES, D.HAMMAD, B.ROUZEYRE

"A behavioral testability analysis for Test Synthesis ".

Open ARCHIMEDES Workshop on "Test Synthesis". Bologne Italie. 10 Fev. 1994

[66] -   M.L. FLOTTES, D. HAMMAD, B. ROUZEYRE

"Test synthesis: A behavioral Testability Analysis Approach"

First IEEE Internationnal Test Synthesis Workshop. Santa Barbara, CA, USA, 18-20 Mai 1994.

[67] -   B. ROUZEYRE

"The MACH synthesis system".

Behavioral Synthesis Methodologies Workshop. Irvine USA., 5-6 Novembre 1994.

[68] -   M.L. FLOTTES, D.HAMMAD, B.ROUZEYRE

"Incorporating testability features into behavioral synthesis"

Behavioral Synthesis Methodologies Workshop. Irvine USA., 5-6 Novembre 1994.

[69] -   M.L. FLOTTES, D. HAMMAD, B. ROUZEYRE

"Synthesis for testability for Data-Paths"

Second IEEE Internationnal Test Synthesis Workshop. Santa Barbara, CA, USA, 8-10 Mai 1995.

[70] -   M.L FLOTTES, B. ROUZEYRE

"Behavioral Synthesis of Data-Paths for Partial Scan"

Third IEEE Internationnal Test Synthesis Workshop. Santa Barbara, CA, USA, 6-8 Mai 1996.

[71] -   M.L FLOTTES, B. ROUZEYRE

"Testability driven Synthesis of non-scan data-paths"

1st IEEE European Test Workshop, Sète, France, 12-14 Juin 1996

[72] -   M.L. FLOTTES, R. PIRES, B. ROUZEYRE

"A Testability Analysis for driving architectural synthesis"

IEEE International High Level Design Validation and Test Workshop, Oakland, CA, USA, 15-16 Novembre, 1996.

[73] -   M.L. FLOTTES, B. ROUZEYRE, L. VOLPE

"A Fast and Effective Technnique for Partial-Scan Selection at RT Level"

2nd IEEE European Test Workshop, Cagliari, Italie, Mai 28-30, 1997, pp. 36-42..

[74] -   D. BERTHELOT , M.L. FLOTTES, B. ROUZEYRE

"A new TPG structure for datapath core,"

TECS'97: 1st IEEE International Workshop on Testing Embedded Core-Based Systems, Washington, DC, November 5-6, 1997, pp. 2.1.1-2.1.6.

[75] -   M.L. FLOTTES, R.PIRES, B. ROUZEYRE , L. VOLPE

"High level synthesis for partial scan,"

HLDVT'97: IEEE International High Level Design Validation and Test Workshop, Oakland, CA, November 14-15, 1997, pp. 68-75.

[76] -   M.L. FLOTTES, R.PIRES, B. ROUZEYRE, L. VOLPE

"Guided hardware sharing procedure for improving testability,"

ETW'98: 3rd IEEE European Test Workshop, Sitges, Barcelona, Spain, May 27-29, 1998, pp. 113-117.

[77] -   D. BERTHELOT, M.L. FLOTTES, B. ROUZEYRE

"Optibist : a tool for bisting datapaths,"

ETW'98: 3rd IEEE European Test Workshop, Sitges, Barcelona, Spain, May 27-29, 1998, pp. 123-127.

[78] -   D. BERTHELOT, M.L. FLOTTES, B. ROUZEYRE

"Datapath Bist Scheme for Full Testing,"

ETW'99: 4th IEEE European Test Workshop, Constance, Allemagne, May 26-28, 1999.

[79] -   D. BERTHELOT, M.L. FLOTTES, B. ROUZEYRE

High-level synthesis for heterogeneous BIST,

HLDVT'99: IEEE International High Level Design Validation and Test Workshop, San Diego, California, USA, November 4-6, 1999,pp. 121-124.

[80] -   GUILLER L., ROUZEYRE B.,

A scheduling/mapping, method for two supply voltages design,

MALOPD'99: 1st International Workshop "Multi-Architecture Low Power Design", Moscow, Russia, September 13-14, 1999, pp. 33-38.

[81] -   flottes m.L., pouget j., rouzeyre b.,

Controlling BIST for system-on-chip,

ETW’01 : IEEE European Test Workshop, Stockholm, Sweden, May 29-June 1, 2001 (poster).

6.            Colloques nationaux sans actes

[82] -   B. ROUZEYRE, T. EZZEDINE, G. SAGNES

"Synthèse de contrôleurs distribués d'une matrice d'automates".

Journées GCIS "CAO Conception de circuit". Paris, Février 1987.

[83] -   B. ROUZEYRE, T. EZZEDINE, G. SAGNES

"Application de contrôleurs distribués en compilation de silicium".

Journées GCIS "CAO Conception de circuit". Grenoble, Février 1988.

[84] -   B. ROUZEYRE, G. SAGNES

"Méthodologie de génération automatique d'architectures de circuits dédiés".

Journées GCIS "CAO Conception de circuit", Grenoble, Février 1989

[85] -   B. ROUZEYRE, G. SAGNES, F. MONTEIRO

"Une méthode de partitionnement de chemins de données en vue de l'amélioration des performances des circuits".

Journées GCIS "CAO Conception de circuit", Grenoble, Janvier 1991.

[86] -   B. ROUZEYRE, D.HAMMAD, M.L. FLOTTES, F. MONTEIRO.

"Prise en compte de la testabilité lors de la synthèse d'architectures de C.I."

Journées GCIS "CAO Conception de circuit", Grenoble, Janvier 1993.

[87] -   B. ROUZEYRE.

"Incorporation des contraintes de testabilité en synthèse d'architectures"

Journée du PRC/GDR Architecture de Machines Nouvelles. Paris, le 24 Mai 1994.