TEST: Test and dEpendability of microelectronic integrated SysTems

Les travaux conduits dans l’équipe TEST ont pour objectif principal le développement de modèles, de méthodes et d’outils permettant d’assurer la qualité d’un dispositif microélectronique intégré après fabrication.

Nos contributions principales concernent l’impact des technologies récentes et émergentes sur la qualité des dispositifs et les coûts de mise en oeuvre avec en particulier les problématiques liées à la complexité d’intégration, à la variabilité des paramètres de fabrication et à la consommation croissante des circuits intégrés. Elles concernent également la prise en compte des contraintes spécifiques liées aux circuits sécurisés et à l’environnement d’utilisation (spatial et radiatif). Les technologies étudiées, et leur prise en compte dans un flot de conception pour la création de systèmes fiables et testables, englobent les technologies CMOS avancées, par exemple FDSOI/FinFET, ainsi que les technologies de rupture comme l’intégration 3D où les technologies émergentes de mémoires.

Les recherches menées aboutissent à la proposition de nouveaux modèles de fautes, au développement d’instruments de monitoring ou de nouvelles méthodes de conception en vue du test et à la proposition de nouvelles architectures matérielles intégrées au système afin de surveiller son fonctionnement tout au long de sa vie.

L’équipe TEST est la plus grande équipe académique au niveau international dont les thématiques de recherche sont intégralement dédiées aux problématiques de test et fiabilité des composants constituant un système intégré microélectronique. Ceci lui permet d’adresser les multiples facettes de cette thématique : digital, analogique, RF, mémoires, ...

Activités scientifiques

Les activités scientifiques de l’équipe TEST sont structurées autour de 4 axes de recherche adressant les problématiques de Fiabilité et de Test dans les domaines suivants :

• Axe 1 : Circuits digitaux, analogiques et RFs

• Axe 2 : Circuits sécurisés

• Axe 3 : Technologies et Paradigmes Emergents

• Axe 4 : Environnements Spatial et Radiatif

L’axe 1 regroupe les activités « coeurs de métier » de l’équipe et les axes 2, 3, et 4 sont liés aux travaux menés dans les thèmes transversaux du département Microélectronique avec la prise en compte de contraintes spécifiques liées aux circuits sécurisés, aux technologies et paradigmes émergents ainsi qu’aux environnements hostiles.

Axe 1 : Fiabilité et Test des Circuits Digitaux, Analogiques et RFs

Les systèmes sur puce ont vu leur surface augmenter d’un facteur 10 et leur consommation multiplier par 5 lors des dix dernières années. Chaque saut technologique ayant permis cette intégration a aussi ajouté de nouvelles contraintes faisant obstacle à la fiabilité du système. Par exemple, l’augmentation des variations PVT ou de la densité et de la nature des défauts, l’ajout de structures spécifiques pour le contrôle de la puissance consommée…

Il est donc nécessaire de développer des solutions de test et d’amélioration de la fiabilité afin de garantir le rendement de production (le plus élevé possible) et la durée de vie du système (la plus longue possible). De plus, l’intégration de blocs analogiques et RF pose de nombreux problèmes, principalement liés au fait que les méthodes de l’état de l’art utilisées pour tester ces blocs nécessitent l’utilisation de ressources de test spécifiques extrêmement coûteuses par rapport aux ressources numériques disponibles sur un équipement de test standard.

Axe 2 : Fiabilité, Test, Confiance et Sécurité des Circuits Intégrés

L’accroissement massif de l’utilisation de systèmes communicants a introduit la sécurité comme pivot de leur développement. De plus, comme la conception et la fabrication de ces systèmes sont devenues des opérations extrêmement complexes et géographiquement distribuées sur toute la planète, de nouvelles vulnérabilités de sécurité et de confiance sont apparues. Par conséquence, la totalité du flot de production du matériel est devenue elle-même sujette à des problèmes de sécurité et de confiance, qui incluent les attaques par canaux cachés, la rétro-ingénierie, le piratage des propriétés intellectuelles (IP), jusqu’à la modification mal intentionnée des circuits.

Axe 3 : Fiabilité et Test des technologies émergentes

La fin prévue de la course à la miniaturisation entraine aujourd’hui la communauté vers une démarche en rupture, usuellement intitulée « More than Moore ». La stratégie dans ce cadre consiste à explorer des solutions relevant du changement de matériaux, d’architectures, de méthodes ou de paradigmes de conception.

Axe 4 : Fiabilité et Test en environnements spatial et radiatif

Les composants électroniques peuvent être soumis à différentes sources de radiations en fonction du contexte applicatif que ce soient des environnements naturels comme l’espace et l’atmosphère ou des environnements artificiels tels que les accélérateurs de particules ou les réacteurs nucléaires.

Ces radiations peuvent entrainer des perturbations dans le fonctionnement des systèmes intégrés microélectroniques. De nombreuses applications sensibles ne peuvent tolérer un taux de défaillance important du fait de leur criticité. De part la complexité des effets induits par les radiations ionisantes, nos travaux dans ce domaine portent sur le développement de méthodes d'analyse et d'expérimentation. En plus des effets radiatifs, les effets de la température sont également pris en compte dans le cadre de cet axe de recherche.

Contrats de Recherche

TRUDEVICE :

Trustworthy Manufacturing and Utilization of Secure Devices

CLERECO :

Cross-Layer Early Reliability Evaluation for the Computing cOntinuum

MTCUBE :

Memory Test CUBEsat

TEEVA :

TEEVA - Trusted Execution Environment

Rayonnement

Les membres de l’équipe sont fortement impliqués dans les conférences ETS «European Test Symposium» (organisation en 2013, président de comité des programmes de 2015 à 2016, Publication Chair de 2015 à 2016 et membres du Steering Commitee), VTS « VLSI Test Symposium » (Publication Chair depuis 2012, General chair en 2013 et membre du comité des programmes) et DATE «Design Automation and Test in Europe» (Program Vice-Chair en 2016 et Program Chair en 2017, membre du comité exécutif depuis 2013).

Nous participons aussi très activement aux conférences et workshop internationaux relatifs à nos axes de recherche : IEEE Computer Society Annual Symposium on VLSI (Program Co-Chair en 2016 General co-chair en 2015 et Track Chair de 2015 à 2017 et Publication Chair en 2015), Workshop on Trustworthy Manufacturing and Utilization of Secure Devices (General chair de 2013 à 2016 et Program Chair de 2013 à 2014), IEEE International Mixed-Signals Test Workshop (Chair du Steering Committe de 2013 à 2016, Program Chair en 2014). Des membres de l’équipe sont aussi impliqués dans les comités de lecture des revues majeures de notre domaine : IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, IEEE Transactions on Computers, JETTA – Journal of Electronic Testing – Theory and Applications, IEEE Transactions on Very Large Scale Integration Systems, IEEE Transactions on Emerging Topics in Computing, JOLPE - Journal of Low Power Electronics, ACM Journal of Emerging Technologies in Computing Systems.

Nous participons aussi très activement à l’IEEE Computer Society European TTTC (Test Technology Technical Council) (Chair depuis 2014, Electronic Media chair depuis 2012).

Au niveau national, nous sommes fortement impliqués dans le GdR SoC-SiP/SoC2 (directeur adjoint, création et responsabilité du groupe de travail Sécurité des Systèmes Matériels, membres du comité de pilotage), dans le pré-GdR Sécurité Informatique (membre du bureau) et dans le GdR ERRATA (membre du bureau et organisation des journées thématiques RADSOL).

Membres

Permanents

Non permanents

Publications depuis 2013 - Evaluation 2019

Articles de revues internationales

2018

  1. On-chip Generation of Sine-wave Summing Digital Signals: an Analytic Study Considering Implementation Constraints
    Stéphane David-Grignot, Achraf Lamlih, Mohamed Moez Belhaj, Vincent Kerzérho, Florence Azaïs, Fabien Soulier, Philippe Freitas, Tristan Rouyer, Sylvain Bonhommeau, Serge Bernard
    Journal of Electronic Testing, Springer Verlag, 2018. <10.1007/s10836-018-5710-4>
  2. Towards a Dependable True Random Number Generator With Self-Repair Capabilities
    Honorio Martin, Giorgio Di Natale, Luis Entrena
    IEEE Transactions on Circuits and Systems I: Regular Papers, IEEE, 2018, 65 (1), pp.247-256.
  3. Protection against Hardware Trojans with Logic Testing: Proposed Solutions and Challenges Ahead
    Sophie Dupuis, Marie-Lise Flottes, Giorgio Di Natale, Bruno Rouzeyre
    IEEE Design & Test, IEEE, 2018, 35 (2), pp.73-90.

2017

  1. A calculation method to estimate single event upset cross section
    Frédéric Wrobel, Antoine Touboul, Vincent Pouget, Luigi Dilillo, Jérôme Boch, Frédéric Saigné
    Microelectronics Reliability, Elsevier, 2017, 76-77, pp.644-649.
  2. Microprocessor Testing: Functional Meets Structural Test
    Aymen Touati, Alberto Bosio, Patrick Girard, Arnaud Virazel, Paolo Bernardi
    Journal of Circuits, Systems, and Computers, World Scientific Publishing, 2017, 26 (08). <10.1142/S0218126617400072>
  3. HPET: An Efficient Hybrid Power Estimation Technique to Improve High-Level Power Characterization
    Arnaud Virazel, Alejandro Nocua, Alberto Bosio, Patrick Girard, Cyril Chevalier
    Journal of Circuits, Systems, and Computers, World Scientific Publishing, 2017, 26 (08). <10.1142/S0218126617400047>
  4. Resistive Bridging Defect Detection in Bulk, FDSOI and FinFET Technologies
    Amit Karel, Mariane Comte, Jean-Marc Galliere, Florence Azaïs, Michel Renovell
    Journal of Electronic Testing, Springer Verlag, 2017, 33 (4), pp.515-527.
  5. Report on DATE 2017 in Lausanne
    David Atienza, Giorgio Di Natale
    IEEE Design & Test, IEEE, 2017, 34 (4), pp.76-77.
  6. Influence of Body-Biasing, Supply Voltage, and Temperature on the Detection of Resistive Short Defects in FDSOI Technology
    Amit Karel, Mariane Comte, Jean-Marc Galliere, Florence Azaïs, Michel Renovell
    IEEE Transactions on Nanotechnology, Institute of Electrical and Electronics Engineers, 2017, 16 (3), pp.417-430.
  7. Computing reliability: On the differences between software testing and software fault injection techniques
    Maha Kooli, Firas Kaddachi, Giorgio Di Natale, Alberto Bosio, Pascal Benoit, Lionel Torres
    Microprocessors and Microsystems: Embedded Hardware Design (MICPRO), Elsevier, 2017, 50, pp.102-112.
  8. Design of a radiation tolerant system for total ionizing dose monitoring using floating gate and RadFET dosimeters
    Rudy Ferraro, Salvatore Danzeca, Matteo Brucoli, Alessandro Masi, Markus Brugger, Luigi Dilillo
    Journal of Instrumentation, IOP Publishing, 2017, 12, pp.1-13.
  9. Guest Editorial Special Issue on Nanoelectronic Circuit and System Design Methods for the Mobile Computing Era
    Aida Todri-Sanial, Saraju Mohanty, Mariane Comte, Marc Belleville
    ACM Journal on Emerging Technologies in Computing Systems, Association for Computing Machinery, 2017, 13 (2), pp.1-2.
  10. A Low-Cost Reliability vs. Cost Trade-Off Methodology to Selectively Harden Logic Circuits
    Arnaud Virazel, Imran Wali, Bastien Deveautour, Alberto Bosio, Patrick Girard, M. Sonza Reorda
    Journal of Electronic Testing, Springer Verlag, 2017, 33 (1), pp.25-36.
  11. A Ring Oscillator-Based Identification Mechanism Immune to Aging and External Working Conditions
    Mario Barbareschi, Giorgio Di Natale, Lionel Torres, Antonino Mazzeo
    IEEE Transactions on Circuits and Systems I: Regular Papers, IEEE, In press, pp.1-23.

Communications internationales

2018

  1. Thermal Scans for Detecting Hardware Trojans
    Maxime Cozzi, Philippe Maurine, Jean-Marc Galliere
    COSADE: Constructive Side-Channel Analysis and Secure Design, Apr 2018, Singapour, Singapore. 9th International Workshop on Constructive Side-Channel Analysis and Secure Design, LNCS (10815), pp.117-132, 2018, COSADE 2018.
  2. SECCS: SECure Context Saving for IoT Devices
    Emanuele Valea, Mathieu Da Silva, Giorgio Di Natale, Marie-Lise Flottes, Sophie Dupuis, Bruno Rouzeyre
    DTIS: Design and Technology of Integrated Systems in Nanoscale Era, Apr 2018, Taormina, Italy. 13th IEEE International Conference on Design & Technology of Integrated Systems in Nanoscale Era, 2018. <www.lirmm.fr/DTIS18/>

2017

  1. An Advanced Diagnosis Flow for SRAMs
    Arnaud Virazel, Tien Phu Ho, Alberto Bosio
    ISTFA: International Symposium for Testing and Failure Analysis, Nov 2017, Pasadena, United States. 43rd International Symposium for Testing and Failure Analysis, 2017. <https://www.asminternational.org/web/istfa-2017>
  2. Improvement of the tolerated raw bit-error rate in NAND Flash-based SSDs with the help of embedded statistics
    Valentin Gherman, Emna Farjallah, Jean-Marc Armani, Marcelino Seif, Luigi Dilillo
    ITC: International Test Conference, Oct 2017, Fort Worth, United States. 48th International Test Conference, 2017, ITC Proceedings. <10.1109/TEST.2017.8242066>
  3. Towards digital circuit approximation by exploiting fault simulation
    Marcello Traiola, Arnaud Virazel, Patrick Girard, Mario Barbareschi, Alberto Bosio
    EWDTS: East-West Design & Test Symposium, Sep 2017, Novi Sad, Serbia. IEEE, 15th IEEE East-West Design & Test Symposium, 2017. <10.1109/EWDTS.2017.8110108>
  4. Test and reliability in approximate computing
    Lorena Anghel, Mounir Benabdenbi, Alberto Bosio, Elena Ioana Vatajelu
    IMSTW: International Mixed-Signal Testing Workshop, Jul 2017, Thessaloniki, Greece. 22nd International Mixed-Signal Testing Workshop, 2017. <10.1109/IMS3TW.2017.7995210>
  5. Zero bit-error-rate weak PUF based on Spin-Transfer-Torque MRAM memories
    Elena Ioana Vatajelu, Giorgio Di Natale, Paolo Prinetto
    IEEE. IVSW: International Verification and Security Workshop, Jul 2017, Thessaloniki, Greece. IEEE, IEEE 2nd International Verification and Security Workshop, pp.128-133, 2017, Proceedings.
  6. Reliability of computing systems: from flip flops to variables
    Giorgio Di Natale, Maha Kooli, Alberto Bosio, Michele Portolan, Regis Leveugle
    IOLTS: International On-Line Testing and Robust System Design Symposium, Jul 2017, Thessaloniki, Greece. 23rd IEEE International Symposium on On-Line Testing and Robust System Design, 2017, Proceedings. <10.1109/IOLTS.2017.8046242>
  7. Analytical Study of On-chip Generations of Analog Sine-wave Based on Combined Digital Signals
    Stéphane David-Grignot, Achraf Lamlih, Vincent Kerzérho, Florence Azaïs, Fabien Soulier, Serge Bernard
    IMSTW: International Mixed Signals Testing Workshop, Jul 2017, Thessaloniki, Greece. IEEE, 22nd IEEE International Mixed Signals Testing Workshop, 2017. <10.1109/IMS3TW.2017.7995205>
  8. Reliability of computing systems: From flip flops to variables
    Giorgio Di Natale, Maha Kooli, Alberto Bosio, Michele Portolan, Regis Leveugle
    IOLTS: International On-Line Testing and Robust System Design, Jul 2017, Thessaloniki, Greece. IEEE, 23rd IEEE International Symposium on On-Line Testing and Robust System Design, 2017. <10.1109/IOLTS.2017.8046242>
  9. Hacking the Control Flow error detection mechanism
    Giorgio Di Natale, Marie-Lise Flottes, Sophie Dupuis, Bruno Rouzeyre
    IVSW: International Verification and Security Workshop, Jul 2017, Thessaloniki, Greece. IEEE, 2nd IEEE International Verification and Security Workshop, 2017. <10.1109/IVSW.2017.8031544>
  10. Experimentations on scan chain encryption with PRESENT
    Mathieu Da Silva, Marie-Lise Flottes, Giorgio Di Natale, Bruno Rouzeyre
    IVSW: International Verification and Security Workshop, Jul 2017, Thessaloniki, Greece. IEEE, 2nd IEEE International Verification and Security Workshop, 2017. <10.1109/IVSW.2017.8031543>
  11. Comprehensive Study for Detection of Weak Resistive Open and Short Defects in FDSOI Technology
    Amit Karel, Florence Azaïs, Mariane Comte, Jean-Marc Galliere, Michel Renovell, Keshav Singh
    ISVLSI: International Symposium on Very Large Scale Integration, Jul 2017, Bochum, Germany. IEEE, IEEE International Symposium on Very Large Scale Integration, 2017. <10.1109/ISVLSI.2017.63>
  12. Refresh Frequency Reduction of Data Stored in SSDs Based on A-timer and Timestamps
    Marcelino Seif, Emna Farjallah, Franck Badets, Christophe Layer, Emna Chabchoub, Jean-Marc Armani, Francis Joffre, Costin Anghel, Luigi Dilillo, Valentin Gherman
    ETS: European Test Symposium, May 2017, Limassol, Cyprus. IEEE European Test Symposium, 2017. <http://www.ets17.org.cy/>
  13. Refresh frequency reduction of data stored in SSDs based on A-timer and timestamps
    Marcelino Seif, Emna Farjallah, Franck Badets, Christophe Layer, Jean-Marc Armani, Francis Joffre, Costin Anghel, Valentin Gherman, Luigi Dilillo
    ETS: European Test Symposium, May 2017, Limassol, Cyprus. IEEE, pp.1-6, 2017.
  14. Scan chain encryption for the test, diagnosis and debug of secure circuits
    Mathieu Da Silva, Marie-Lise Flottes, Giorgio Di Natale, Bruno Rouzeyre, Paolo Prinetto, Marco Restifo
    ETS: European Test Symposium, May 2017, Limassol, Cyprus. IEEE, 22nd IEEE European Test Symposium, 2017. <10.1109/ETS.2017.7968248>
  15. Mitigating Read & Write Errors in STT-MRAM Memories under DVS
    Elena Ioana Vatajelu, Rosa Rodríguez-Montañés, Michel Renovell, Joan Figueras
    ETS: European Test Symposium, May 2017, Limassol, Cyprus. IEEE, 22nd IEEE European Test Symposium, 2017. <10.1109/ETS.2017.7968209>
  16. Detection of resistive open and short defects in FDSOI under delay-based test: Optimal V<inf>DD</inf> and body biasing conditions
    Amit Karel, Florence Azaïs, Mariane Comte, Jean-Marc Galliere, Michel Renovell, Keshav Singh
    cts in FDSOI under delay-based test: Optimal VDD and body biasing conditions. ETS: European Test Symposium, May 2017, Limassol, Cyprus. IEEE, 22nd IEEE European Test Symposium, 2017. <10.1109/ETS.2017.7968208>
  17. Do we need a holistic approach for the design of secure IoT systems?
    Mauro Contini, Giorgio Di Natale, Annelie Heuser, Thomas Poppelmann, Nele Mentens
    Computing Frontiers Conference, May 2017, Siena, Italy. ACM International Conference on Computing Frontiers, 2017. <http://www.computingfrontiers.org/2017/>
  18. Towards approximation during test of Integrated Circuits
    Imran Wali, Marcello Traiola, Arnaud Virazel, Patrick Girard, Mario Barbareschi, Alberto Bosio
    DDECS: Design and Diagnostics of Electronic Circuits and Systems, Apr 2017, Dresden, Germany. IEEE, 20th IEEE International Symposium on Design and Diagnostics of Electronic Circuits and Systems, 2017. <10.1109/DDECS.2017.7934574>
  19. An effective fault-injection framework for memory reliability enhancement perspectives
    Ghita Harcha, Alberto Bosio, Patrick Girard, Arnaud Virazel, Paolo Bernardi
    DTIS: Design & Technology of Integrated Systems In Nanoscale Era, Apr 2017, Palma de Mallorca, Spain. IEEE, 12th International Conference on Design & Technology of Integrated Systems In Nanoscale Era, 2017. <10.1109/DTIS.2017.7930172>
  20. Memristive devices: Technology, Design Automation and Computing Frontiers
    Mario Barbareschi, Alberto Bosio, Hoang Anh Du Nguyen, Said Hamdioui, Marcello Traiola, Elena Ioana Vatajelu
    DTIS: Design &Technology of Integrated Systems in Nanoscale Era, Apr 2017, Palma de Mallorca, Spain. Academic Press, London, UK, 12th International Conference on Design Technology of Integrated Systems In Nanoscale Era, pp.1-8, 2017.
  21. Approximate computing: Design & test for integrated circuits
    Arnaud Virazel, Alberto Bosio, Patrick Girard, Mario Barbareschi
    LATS: Latin American Test Symposium, Mar 2017, Bogota, Colombia. IEEE, 18th IEEE Latin American Test Symposium, 2017. <10.1109/LATW.2017.7906737>
  22. Analysis of short defects in FinFET based logic cells
    Freddy Forero, Jean-Marc Galliere, Michel Renovell, Victor Champac
    LATS: Latin American Test Symposium, Mar 2017, Bogota, Colombia. IEEE, 18th IEEE Latin American Test Symposium, 2017. <10.1109/LATW.2017.7906755>

2016

  1. Cross-layer system reliability assessment framework for hardware faults
    Alessandro Vallero, Alessandro Savino, Gianfranco Michele Maria Politano, Stefano Di Carlo, Athanasios Chatzidimitriou, Manolis Kaliorakis, Dimitris Gizopoulos, Sotiris Tselonis, Marc Riera Villanueva, Ramon Canal, Antonio Gonzalez, Maha Kooli, Alberto Bosio, Giorgio Di Natale
    ITC: International Test Conference, Nov 2016, Fort Worth, TX, United States. IEEE, IEEE International Test Conference, 2017. <10.1109/TEST.2016.7805863>
  2. Improving Stress Quality for SoC Using Faster-than-At-Speed Execution of Functional Programs
    Paolo Bernardi, Alberto Bosio, Giorgio Natale, Andrea Guerriero, Ernesto Sanchez, Federico Venini
    Thomas Hollstein; Jaan Raik; Sergei Kostin; Anton Tšertov; Ian O'Connor; Ricardo Reis. VLSI-SoC: System-on-Chip in the Nanoscale Era – Design, Verification and Reliability, Sep 2016, Tallinn, Estonia. Springer International Publishing, 24th IFIP/IEEE International Conference on Very Large Scale Integration - System on a Chip, AICT-508, pp.130-151, 2017, IFIP Advances in Information and Communication Technology.

2014

  1. Power supply noise-aware workload assignments for homogeneous 3D MPSoCs with thermal consideration
    Yuanqing Cheng, Aida Todri-Sanial, Alberto Bosio, Luigi Dilillo, Patrick Girard, Arnaud Virazel
    ASP-DAC: Asia and South Pacific Design Automation Conference, Jan 2014, Singapore, Singapore. 19th Asia and South Pacific Design Automation Conference, 2014. <10.1109/ASPDAC.2014.6742948>

Mots-clés

Fiabilité, Circuits et Systèmes Intégrés, Numérique, Analogique, RF, Circuits Sécurisés, Confiance matérielle, Sécurité matérielle, Technologies émergentes, Environnement spatial et radiatif, Méthodologies et Outils de Conception, Génération de tests, Simulation de fautes, Diagnostic de pannes, Attaques du matériel, Contre-mesures, Test, Modélisation

Dernière mise à jour le 27/06/2018