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Équipe TEST: Test and dEpendability of microelectronic integrated SysTems

Arnaud VIRAZEL
Responsable

Équipe TEST

Test and dEpendability of microelectronic integrated SysTems

Les travaux conduits dans l’équipe TEST ont pour objectif principal le développement de modèles, de méthodes et d’outils permettant d’assurer la qualité d’un dispositif microélectronique intégré après fabrication.

Nos contributions principales concernent l’impact des technologies récentes et émergentes sur la qualité des dispositifs et les coûts de mise en oeuvre avec en particulier les problématiques liées à la complexité d’intégration, à la variabilité des paramètres de fabrication et à la consommation croissante des circuits intégrés. Elles concernent également la prise en compte des contraintes spécifiques liées aux circuits sécurisés et à l’environnement d’utilisation (spatial et radiatif). Les technologies étudiées, et leur prise en compte dans un flot de conception pour la création de systèmes fiables et testables, englobent les technologies CMOS avancées, par exemple FDSOI/FinFET, ainsi que les technologies de rupture comme l’intégration 3D où les technologies émergentes de mémoires.

Les recherches menées aboutissent à la proposition de nouveaux modèles de fautes, au développement d’instruments de monitoring ou de nouvelles méthodes de conception en vue du test et à la proposition de nouvelles architectures matérielles intégrées au système afin de surveiller son fonctionnement tout au long de sa vie.

L’équipe TEST est l’une des plus grandes équipes académiques au niveau international dont les thématiques de recherche sont intégralement dédiées aux problématiques de test et fiabilité des composants constituant un système intégré microélectronique. Ceci lui permet d’adresser les multiples facettes de cette thématique : digital, analogique, RF, mémoires, …

Permanents
Luigi Dilillo, Chargé de recherche, CNRS
Serge Pravossoudovitch, Professeur des universités, UM
Patrick Girard, Directeur de recherche, CNRS
Mariane Comte, Maître de conférences, UM
Caroline Lebrun, Assistant ingénieur, CNRS
Marie-Lise Flottes, Chargé de recherche, CNRS
Florence Azaïs, Chargé de recherche, CNRS
Arnaud Virazel, Professeur des universités, UM
Sophie Dupuis, Maître de conférences, UM

Doctorants
Sebastien Lapeyre, INVIA
Pierre D’Hondt, STMicroelectronics
Lila Ammoura, UM
André Martins Pio De Mattos, UM
Kamilia Tahraoui, UM
Xhesila Xhafa, CNRS
Julia Lefèvre, STMicroelectronics
Douglas Almeida Dos Santos, UM
Amine Ayaou, UM

Autres personnels
Antonio Scialdone, Doctorant externe, CERN
Nathalie Brillouet, CDD Ingénieur-Technicien, CNRS
Lucas Matana Luza, CDD Chercheur, CNRS
Bruno Rouzeyre, Invité longue durée Eméritat, UM

Les activités scientifiques de l’équipe TEST sont structurées autour de 4 axes de recherche adressant les problématiques de Fiabilité et de Test dans les domaines suivants :

• Axe 1 : Circuits digitaux, analogiques et RFs

• Axe 2 : Circuits sécurisés

• Axe 3 : Technologies et Paradigmes Emergents

• Axe 4 : Environnements Spatial et Radiatif

L’axe 1 regroupe les activités « coeurs de métier » de l’équipe et les axes 2, 3, et 4 sont liés aux travaux menés dans les thèmes transversaux du département Microélectronique avec la prise en compte de contraintes spécifiques liées aux circuits sécurisés, aux technologies et paradigmes émergents ainsi qu’aux environnements hostiles.

Axe 1 : Fiabilité et Test des Circuits Digitaux, Analogiques et RFs

Les systèmes sur puce ont vu leur surface augmenter d’un facteur 10 et leur consommation multiplier par 5 lors des dix dernières années. Chaque saut technologique ayant permis cette intégration a aussi ajouté de nouvelles contraintes faisant obstacle à la fiabilité du système. Par exemple, l’augmentation des variations PVT ou de la densité et de la nature des défauts, l’ajout de structures spécifiques pour le contrôle de la puissance consommée…

Il est donc nécessaire de développer des solutions de test et d’amélioration de la fiabilité afin de garantir le rendement de production (le plus élevé possible) et la durée de vie du système (la plus longue possible). De plus, l’intégration de blocs analogiques et RF pose de nombreux problèmes, principalement liés au fait que les méthodes de l’état de l’art utilisées pour tester ces blocs nécessitent l’utilisation de ressources de test spécifiques extrêmement coûteuses par rapport aux ressources numériques disponibles sur un équipement de test standard.

Axe 2 : Fiabilité, Test, Confiance et Sécurité des Circuits Intégrés

L’accroissement massif de l’utilisation de systèmes communicants a introduit la sécurité comme pivot de leur développement. De plus, comme la conception et la fabrication de ces systèmes sont devenues des opérations extrêmement complexes et géographiquement distribuées sur toute la planète, de nouvelles vulnérabilités de sécurité et de confiance sont apparues. Par conséquence, la totalité du flot de production du matériel est devenue elle-même sujette à des problèmes de sécurité et de confiance, qui incluent les attaques par canaux cachés, la rétro-ingénierie, le piratage des propriétés intellectuelles (IP), jusqu’à la modification mal intentionnée des circuits.

Axe 3 : Fiabilité et Test des technologies émergentes

La fin prévue de la course à la miniaturisation entraine aujourd’hui la communauté vers une démarche en rupture, usuellement intitulée « More than Moore ». La stratégie dans ce cadre consiste à explorer des solutions relevant du changement de matériaux, d’architectures, de méthodes ou de paradigmes de conception.

Axe 4 : Fiabilité et Test en environnements spatial et radiatif

Les composants électroniques peuvent être soumis à différentes sources de radiations en fonction du contexte applicatif que ce soient des environnements naturels comme l’espace et l’atmosphère ou des environnements artificiels tels que les accélérateurs de particules ou les réacteurs nucléaires.

Ces radiations peuvent entrainer des perturbations dans le fonctionnement des systèmes intégrés microélectroniques. De nombreuses applications sensibles ne peuvent tolérer un taux de défaillance important du fait de leur criticité. De part la complexité des effets induits par les radiations ionisantes, nos travaux dans ce domaine portent sur le développement de méthodes d’analyse et d’expérimentation. En plus des effets radiatifs, les effets de la température sont également pris en compte dans le cadre de cet axe de recherche.

HADES : 
Hierarchy-Aware and secure embedded test infrastructure for Dependability and performance Enhancement of integrated Systems.

EDITSoC :
Electrical Diagnosis for IoT SoCs in automotive Diagnostic Electrique des Systèmes-sur-Puce dédiés aux Applications IoT pour le Secteur Automobile.

MOOSIC :
Multi-Objective Optimised Synthesis to Improve Cybersecurity.

LIA LAFISI :
French-Italian research LAboratory on hardware-software Integrated Systems.

Les membres de l’équipe sont fortement impliqués dans les conférences ETS «European Test Symposium» (organisation en 2013, président de comité des programmes de 2015 à 2016, Publication Chair de 2015 à 2016 et membres du Steering Commitee), VTS « VLSI Test Symposium » (Publication Chair depuis 2012, General chair en 2013 et membre du comité des programmes) et DATE «Design Automation and Test in Europe» (Program Vice-Chair en 2016 et Program Chair en 2017, membre du comité exécutif depuis 2013).

Nous participons aussi très activement aux conférences et workshop internationaux relatifs à nos axes de recherche : IEEE Computer Society Annual Symposium on VLSI (Program Co-Chair en 2016 General co-chair en 2015 et Track Chair de 2015 à 2017 et Publication Chair en 2015), Workshop on Trustworthy Manufacturing and Utilization of Secure Devices (General chair de 2013 à 2016 et Program Chair de 2013 à 2014), IEEE International Mixed-Signals Test Workshop (Chair du Steering Committe de 2013 à 2016, Program Chair en 2014). Des membres de l’équipe sont aussi impliqués dans les comités de lecture des revues majeures de notre domaine : IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, IEEE Transactions on Computers, JETTA – Journal of Electronic Testing – Theory and Applications, IEEE Transactions on Very Large Scale Integration Systems, IEEE Transactions on Emerging Topics in Computing, JOLPE – Journal of Low Power Electronics, ACM Journal of Emerging Technologies in Computing Systems.

Nous participons aussi très activement à l’IEEE Computer Society European TTTC (Test Technology Technical Council) (Chair depuis 2014, Electronic Media chair depuis 2012).

Au niveau national, nous sommes fortement impliqués dans le GdR SoC-SiP/SoC2 (directeur adjoint, création et responsabilité du groupe de travail Sécurité des Systèmes Matériels, membres du comité de pilotage), dans le pré-GdR Sécurité Informatique (membre du bureau) et dans le GdR ERRATA (membre du bureau et organisation des journées thématiques RADSOL).