Les travaux réalisés au sein de l’équipe TEST (« Tests et la Dépendabilité des Systèmes Microélectroniques Intégrés ») visent principalement à développer des modèles, des méthodes et des outils garantissant la qualité des dispositifs microélectroniques après leur fabrication.
Nos principales contributions portent sur l’impact des technologies récentes et émergentes sur la qualité des dispositifs, ainsi que sur les coûts associés à leur mise en œuvre. Nous nous focalisons en particulier sur les défis liés à la complexité d’intégration, à la variabilité des paramètres de fabrication, et à l’augmentation de la consommation énergétique des circuits intégrés. Nos travaux couvrent également les contraintes spécifiques des circuits sécurisés. Les technologies étudiées, et leur prise en compte dans un flot de conception pour la création de systèmes fiables et testables, englobent les technologies CMOS avancées, par exemple FDSOI/FinFET, ainsi que les technologies de rupture comme l’intégration 3D où les technologies émergentes de mémoires.
Les recherches menées aboutissent à la proposition de nouveaux modèles de fautes, au développement d’instruments de monitoring ou de nouvelles méthodes de conception en vue du test et à la proposition de nouvelles architectures matérielles intégrées au système afin de surveiller son fonctionnement tout au long de sa vie.
Permanents
Thibault Vayssade, Maître de conférences, UM
Patrick Girard, Directeur de recherche, CNRS
Mariane Comte, Maître de conférences, UM
Marie-Lise Flottes, Chargé de recherche, CNRS
Florence Azaïs, Chargé de recherche, CNRS
Arnaud Virazel, Professeur des universités, UM
Sophie Dupuis, Maître de conférences, UM
Doctorants
Nassim Riadi, CNRS
Dorian Ronga, CNRS
Hugo Closquinet, Nucletudes
Gianmarco Mongelli, STMicroelectronics
Autres personnels
Bruno Rouzeyre, Invité longue durée Eméritat, UM
Afin de structurer nos recherches, les activités scientifiques de l’équipe TEST sont organisées autour de trois axes principaux qui abordent les problématiques de fiabilité et de test dans les domaines suivants :
• Axe 1 : Fiabilité et Test des Circuits Digitaux, Analogiques et RFs
• Axe 2 : Fiabilité, Test, Confiance et Sécurité des Circuits Intégrés
• Axe 3 : Fiabilité et Test de technologies et paradigmes émergentes
Axe 1 : Fiabilité et Test des Circuits Digitaux, Analogiques et RFs
La miniaturisation des technologies entraîne des défis majeurs liés aux variations PVT, aux défauts et à la fiabilité des circuits. Parallèlement, l’intégration de blocs hétérogènes pose des problèmes d’accessibilité et de coût. Face à ces enjeux, l’objectif est de développer des modèles, des méthodes et des outils permettant d’améliorer le test et la fiabilité des circuits numériques, analogiques et RF.
Dans ce cadre, des avancées significatives ont été réalisées, notamment avec la mise en place d’un flot de diagnostic des défauts intra-cellule pour les circuits digitaux, l’utilisation de l’intelligence artificielle pour la caractérisation de cellules afin de limiter les simulations analogiques coûteuse ainsi que le développement de solutions pour relâcher les contraintes sur les équipements de test analogiques (génération de stimuli analogique à l’aide de ressources digitales, solutions de test indirect basées sur des techniques d’intelligence artificielle).
Axe 2 : Fiabilité, Test, Confiance et Sécurité des Circuits Intégrés
Avec l’essor des technologies et la complexification des chaînes de production, les circuits intégrés sont de plus en plus exposés à des menaces de sécurité. Les attaques matérielles et la perte de contrôle sur la conception et la fabrication représentent des défis majeurs, compromettant l’intégrité et la confidentialité des systèmes électroniques. Pour répondre à ces enjeux, des solutions de conception pour la confiance (design-for-trust) sont développées afin de garantir la sécurité des circuits dès leur conception.
Par ailleurs, des contre-mesures efficaces sont mises en place pour se prémunir contre les attaques par injection de fautes et l’exploitation des chaînes de test via les interfaces Scan. Parmi les avancées majeures figurent le « Logic Locking » pour sécuriser les circuits numériques et analogiques, ainsi que des stratégies de protection des accès et des ressources de test de systèmes sécurisés.
Axe 3 : Fiabilité et Test de technologies et paradigmes émergentes
L’émergence de nouvelles structures de transistors et de technologies mémoire, ainsi que l’essor de paradigmes de calcul innovants tels que le calcul approximatif (AxC), l’In-Memory Computing (IMC) et les réseaux de neurones (NN), posent des défis en termes de fiabilité et de test. Pour y répondre, des efforts sont menés afin de modéliser et analyser les comportements fautifs, ainsi que pour développer des procédures de test et des solutions de test intégré. Parmi les avancées notables, des architectures de tolérance aux fautes exploitant le calcul approximatif ont été mises en place, des solutions de test intégré ont été conçues pour les imageurs CMOS, et de nouvelles approches de test ont été développées pour les architectures de calcul en mémoire.
Ces axes de recherche s’inscrivent pleinement dans les thèmes transversaux du département Microélectroniques mais aussi dans trois des six axes transverses du laboratoire (IA et Science des données, Sécurité et sûreté, Sciences du logiciel).
ANR QUALMEM :
Assurance de Qualité des Technologies de Mémoires Avancées et Emergentes en Utilisant des Techniques d’Apprentissage.
ANR MOOSIC :
Synthèse optimisée multi-objectifs pour améliorer la sécurité.
H2020 SAFEST :
To enhance the scientific and technological capacity of Tallinn University of Technology in the field of hardware security, to be achieved through networking activities with its internationally-leading twinning partners.
IRP INSIMIA :
IRP franco-italien sur l’INtégrité des Systèmes Intégrés Matériel-logiciel à l’ère de l’Intelligence Artificielle.
80Prime CARMEM :
Modèles de Caractérisation par Apprentissage pour la Qualité des Technologies de Mémoires Émergentes.
Les membres de l’équipe participent activement aux GdR SoC2 (http://www.gdr-soc.cnrs.fr/) et Sécurité Informatique (https://gdr-securite.irisa.fr) avec entre autres :
- la direction adjointe du GdR SoC2
- la création/responsable du GT Sécurité des Systèmes Matériels (GT SSM) au sein du GDR SoC2
- animateurs de l’axe thématique « Systèmes Robustes Fiables et Sécurisés » au sein du GDR SoC2
- responsable du GT SSM au sein du pre-GDR Sécurité dès sa création en 2016 et jusqu’en 2022 (GT commun aux 2 GDRs SoC2 et Sécurité Informatique depuis 2016)
- membre du bureau depuis la création du pre-GDR puis GdR Sécurité Informatique, responsable des actions de labellisation
De plus, les membres de l’équipe TEST répondent activement aux sollicitations de l’ANR, de l’ANRT, de l’HCERES et participent à des expertises dans le cadre de l’obtention du Crédit Impôt Recherche.